公开(公告)号：KR1019930018690A

公开(公告)日：1993-09-22

申请号：KR1019920002812

申请日：1992-02-24

Applicant: 삼성전자주식회사

Inventor： 이형규 ,  신유균

IPC: H01L21/76

Abstract: 본 발명은 반도체장치의 제조 방법에 관한 것으로 반도체기판상에 제1절연막을 형성하는 공정과, 상기 제1절연막을 식각하여 상기 반도체기판의 소자형성영역을 노출시키는 공정과, 상기 식각된 제1절연막의 내벽에 표면이 매끄러운 스페이서를 형성하는 공정과, 상기 노출된 반도체기판을 통하여 에피택셜층을 선택적으로 성장시키는 공정을 구비하여 이루어지는 것을 특징으로 한다.
따라서 본 발명에 따른 반도체장치의 제조방법은 종래의 SEG기술에서의 문제점인 소자분리영역과 소장형성영역간의 계면 결함을 제거하여 실제 반도체소장의 생산에 SEG 기술을 적용 가능하게 한다.

公开(公告)号：KR1019930017093A

公开(公告)日：1993-08-30

申请号：KR1019920000514

申请日：1992-01-15

Applicant: 삼성전자주식회사

Inventor： 박선후 ,  박영욱 ,  이형규 ,  신유균

IPC: H01L21/28

Abstract: 본 발명은 선택 CVD텅스텐공정에 의해 콘택홀을 매몰하는 방법에 관한 것으로, 반도체장치의 제조방법에 있어서, H
2 환원분위기에서 열처리공정,플라즈마처리공정 또는 레이저 처리공정을 행하여 제조공정중에 발생할수 있는 잔유물을 제거하는 것을 특징으로 하는 본 발명에 의하면, 선택 CVD텅스텐공정시 텅스텐과 실리콘과의 접착특성을 향상시킴으로써 텅스텐의 필오프현상을 방지하고 콘택저항값을 감소시킬수 있으므로 디바이스에 적용했을 경우 신뢰성을 향상시킬 수 있게 된다.

公开(公告)号：KR101728141B1

公开(公告)日：2017-04-18

申请号：KR1020100094317

申请日：2010-09-29

Applicant: 삼성전자주식회사

Inventor： 이정찬 ,  이승재 ,  신유균 ,  곽대영 ,  정병석

IPC: H01L21/336 ,  H01L29/78

CPC classification number: H01L21/823814 ,  H01L21/823425

Abstract: 에피택시얼블로킹막을이용한반도체장치의제조방법이제공된다. 상기반도체장치의제조방법은, PMOS 트랜지스터영역및 NMOS 트랜지스터영역이정의된기판을제공하고, 상기 PMOS 트랜지스터영역에제1 게이트구조물을, 상기 NMOS 트랜지스터영역에제2 게이트구조물을형성하고, 질소가포함된가스분위기에서플라즈마를이용하여, 상기 PMOS 트랜지스터영역내의소오스/드레인영역에제1 에피택시얼블로킹막을, 상기 NMOS 트랜지스터영역내의소오스/드레인영역에제2 에피택시얼블로킹막을형성하고, 상기제2 에피택시얼블로킹막을제거하고, 상기 NMOS 트랜지스터영역의소오스/드레인영역상에제1 에피택시얼층을형성하는것을포함한다.

Abstract translation: 提供了一种使用外延阻挡膜制造半导体器件的方法。 一种半导体器件的制造方法，提供了PMOS晶体管区域和NMOS晶体管区域限定的基板上，并且形成所述第一栅极结构到PMOS晶体管区域的第二栅极结构，在含有氮的NMOS晶体管区 第二通过在气体气氛中使用等离子体，以形成源/漏区中的第一外延在PMOS晶体管区域的遮光膜，膜第二外延阻断源/漏区中的NMOS晶体管区域， 去除外延阻挡膜并在NMOS晶体管区的源极/漏极区上形成第一外延层。

公开(公告)号：KR101699428B1

公开(公告)日：2017-01-24

申请号：KR1020100095928

申请日：2010-10-01

Applicant: 삼성전자주식회사

Inventor： 김진범 ,  김철성 ,  이상우 ,  신유균

IPC: H01L21/24 ,  H01L21/336 ,  H01L29/78

CPC classification number: H01L29/7833 ,  H01L21/28506 ,  H01L21/28518 ,  H01L21/823814 ,  H01L29/456 ,  H01L29/6659

Abstract: 동작특성이개선된금속실리사이드층의제조방법, 반도체장치의제조방법, 상기제조방법으로제조된반도체장치가제공된다. 상기금속실리사이드층의제조방법의일 태양은기판상에금속층을순차적으로형성하고, 기판을제1 열처리하여, 기판과금속층을반응시켜프리금속실리사이드층을형성하고, GCIB(Gas Cluster Ion Beam) 공정을이용하여, 기판내에실리콘을주입하고, 기판을제2 열처리하여, 프리금속실리사이드층을금속실리사이드층으로변화시키는것을포함한다.

Abstract translation: 制造金属硅化物层的方法包括在基板上形成金属层，并且通过在基板上进行第一退火处理使基板与金属层反应来形成预金属硅化物层。 该方法还包括使用气体簇离子束（GCIB）工艺将硅注入到衬底中，并且通过在衬底上执行第二退火工艺将前金属硅化物层改变为金属硅化物层。

公开(公告)号：KR1020120032792A

公开(公告)日：2012-04-06

申请号：KR1020100094317

申请日：2010-09-29

Applicant: 삼성전자주식회사

Inventor： 이정찬 ,  이승재 ,  신유균 ,  곽대영 ,  정병석

IPC: H01L21/336 ,  H01L29/78

CPC classification number: H01L21/823814 ,  H01L21/823425 ,  H01L21/8238

Abstract: PURPOSE: A semiconductor device manufacturing method which uses an epitaxial blocking film is provided to secure an area which is wider than an area for forming a metal contact, thereby improving a gap-fill margin of an interlayer insulating film. CONSTITUTION: A semiconductor substrate(2) comprises device separation regions(5,6), a PMOS(P-channel Metal Oxide Semiconductor) transistor region(100), and an NMOS(N-channel Metal Oxide Semiconductor) transistor region(200). First and second gate structures(110,210) are respectively formed on the PMOS transistor region and the NMOS transistor region. Gate electrodes(115,215) are formed on gate dielectric film patterns(117,217). An epitaxial blocking film(221) is formed by nitrifying the surface of the substrate. The thickness of an SiN film of the epitaxial blocking film is in a range of 10 to 200Å.

Abstract translation: 目的：提供一种使用外延阻挡膜的半导体器件制造方法，以确保比用于形成金属接触区域宽的区域，从而提高层间绝缘膜的间隙填充余量。 构成：半导体衬底（2）包括器件分离区（5,6），PMOS（P沟道金属氧化物半导体）晶体管区（100）和NMOS（N沟道金属氧化物半导体）晶体管区（200） 。 第一和第二栅极结构（110,210）分别形成在PMOS晶体管区域和NMOS晶体管区域上。 栅电极（115,215）形成在栅极电介质膜图案（117,217）上。 通过使基板的表面硝化来形成外延阻挡膜（221）。 外延阻挡膜的SiN膜的厚度为10〜200的范围。

公开(公告)号：KR1020120022252A

公开(公告)日：2012-03-12

申请号：KR1020100085650

申请日：2010-09-01

Applicant: 삼성전자주식회사

Inventor： 이혜란 ,  현상진 ,  신유균 ,  박홍배 ,  이후용 ,  홍형석

IPC: H01L21/336 ,  H01L29/78

CPC classification number: H01L27/092 ,  H01L21/28088 ,  H01L21/823842 ,  H01L29/161 ,  H01L29/4236 ,  H01L29/42364 ,  H01L29/42376 ,  H01L29/495 ,  H01L29/4966 ,  H01L29/517 ,  H01L29/66545

Abstract: PURPOSE: A method for manufacturing a MOS(Metal Oxide Semiconductor) transistor is provided to minimize gate line resistance by recessing a first work function metal layer to be below a top surface of a mold oxide layer. CONSTITUTION: Provided is a substrate(10) having a first active region(14) and a second active region(16). A dummy gate stack is formed on the first active region and the second active region. A spacer(30) is formed on a sidewall of the dummy gate stack. A source/drain region(34) is formed in the first active region. A mold dielectric film(40) is formed on the source/drain region.

Abstract translation: 目的：提供一种用于制造MOS（金属氧化物半导体）晶体管的方法，以通过将第一功函数金属层凹入到模具氧化物层的顶表面以下来最小化栅极线电阻。 构成：提供具有第一有源区（14）和第二有源区（16）的衬底（10）。 在第一有源区和第二有源区上形成虚拟栅叠层。 在虚拟栅极堆叠的侧壁上形成间隔物（30）。 源极/漏极区（34）形成在第一有源区中。 在源极/漏极区域上形成有模具电介质膜（40）。

公开(公告)号：KR1020110087087A

公开(公告)日：2011-08-02

申请号：KR1020100006553

申请日：2010-01-25

Applicant: 삼성전자주식회사

Inventor： 이혜란 ,  박홍배 ,  현상진 ,  신유균 ,  홍석훈 ,  나훈주 ,  홍형석

IPC: H01L27/092

CPC classification number: H01L27/092 ,  H01L21/823842 ,  H01L21/82385 ,  H01L21/823871 ,  H01L23/485 ,  H01L27/0629 ,  H01L27/0805 ,  H01L27/0811 ,  H01L29/42376 ,  H01L29/4966 ,  H01L29/517 ,  H01L29/94 ,  H01L2924/0002 ,  H01L2924/00

Abstract: PURPOSE: A complementary metal oxide semiconductor(CMOS) transistor, a semiconductor device including the same, and a semiconductor module including thereof are provided to prevent diffusion of composite atoms of power supplying material by diffusion preventing materials, thereby enabling to protect an insulating material and adjust threshold voltage of the CMOS transistor using the diffusion preventing materials. CONSTITUTION: A first and second padding patterns(106,116) are successively laminated in a first region of a semiconductor substrate(50) in parallel with the upper surface of the semiconductor substrate. A third and fourth padding patterns(126,136) are successively laminated by forming a concave shape on the second padding pattern. A fifth padding pattern is surrounded by the third and fourth padding patterns and located on the fourth padding pattern. First and second laminate patterns are successively laminated in a second region of the semiconductor substrate in parallel with the upper surface of the semiconductor substrate. The third laminate pattern is extended from the upper surface of the second laminate pattern to the upper side of the semiconductor substrate by forming the concave shape on the second laminate pattern. A fourth laminate pattern is surrounded by the third laminate pattern and located on the third laminate pattern. The first padding and laminate patterns include insulating material. The second and third padding patterns and the second laminate pattern include diffusion preventing material. The fourth padding pattern and third laminate pattern includes a material for work function adjustment. The fifth padding pattern and fourth laminate pattern include power supplying material.

Abstract translation: 目的：提供互补金属氧化物半导体（CMOS）晶体管，包括该半导体器件的半导体器件及其半导体模块，以防止由扩散防止材料扩散供电材料的复合原子，从而能够保护绝缘材料和 使用防扩散材料调整CMOS晶体管的阈值电压。 构成：在半导体衬底（50）的与半导体衬底的上表面平行的第一区域中依次层叠第一和第二衬垫图案（106,116）。 通过在第二填充图案上形成凹形来连续地层叠第三和第四填充图案（126,136）。 第五填充图案由第三填充图案和第四填充图案包围并位于第四填充图案上。 第一层叠图案和第二层叠图案依次层叠在半导体衬底的与半导体衬底的上表面平行的第二区域中。 通过在第二叠层图案上形成凹形，第三叠层图案从第二叠层图案的上表面延伸到半导体衬底的上侧。 第四叠层图案被第三层叠图案包围并位于第三层叠图案上。 第一填料和层合图案包括绝缘材料。 第二和第三填充图案和第二层压图案包括防扩散材料。 第四衬垫图案和第三层压图案包括用于工作功能调整的材料。 第五填充图案和第四层叠图案包括供电材料。

公开(公告)号：KR1020110000290A

公开(公告)日：2011-01-03

申请号：KR1020090057719

申请日：2009-06-26

Applicant: 삼성전자주식회사

Inventor： 김진범 ,  김욱제 ,  이관흠 ,  신유균 ,  이선길

IPC: H01L21/3205

CPC classification number: H01L21/7687 ,  H01L27/10855 ,  H01L28/91

Abstract: PURPOSE: A semiconductor device manufacturing method is provided to restrain the leak current of a semiconductor device by improving the crystalline of a bottom electrode by implementing the heat treatment for the bottom electrode before depositing a dielectric layer. CONSTITUTION: A first interlayer insulating film(120) is formed on a substrate(100). The imbedded contact plugs(130a, 130b, 130c) are formed within the first interlayer insulating film. A second interlayer insulation layer is formed on the first interlayer insulating film and the imbedded contact plug. A contact hole exposing the imbedded contact plug is formed within the second interlayer insulation film.

Abstract translation: 目的：提供一种半导体器件制造方法，用于通过在沉积介电层之前对底部电极进行热处理来改善底部电极的晶体来抑制半导体器件的漏电流。 构成：在基板（100）上形成第一层间绝缘膜（120）。 嵌入的接触插塞（130a，130b，130c）形成在第一层间绝缘膜内。 在第一层间绝缘膜和嵌入式接触插塞上形成第二层间绝缘层。 在第二层间绝缘膜内形成露出嵌入式接触插塞的接触孔。

公开(公告)号：KR1020100043934A

公开(公告)日：2010-04-29

申请号：KR1020080103197

申请日：2008-10-21

Applicant: 삼성전자주식회사

Inventor： 현상진 ,  최시영 ,  신유균 ,  서강일 ,  조학주 ,  나훈주 ,  이효산 ,  박전웅 ,  이혜란 ,  홍형석

IPC: H01L21/324 ,  H01L21/3105

CPC classification number: H01L21/823842 ,  H01L21/82345 ,  H01L21/823462 ,  H01L21/823857

Abstract: PURPOSE: A semiconductor devices and methods of forming the same are provided to improve the electrical property of a metal oxide by supplying an oxygen in the sacrificial oxide to a metal oxide. CONSTITUTION: A metal oxide layer is formed on a substrate(100) as a single layer or a multilayer. A sacrificial oxide is formed on the metal oxide layer. A thermal treatment process on the substrate having the sacrificial oxide. In the thermal treatment process, a free energy of the sacrificial oxide is higher than that of the metal oxide.

Abstract translation: 目的：提供半导体器件及其形成方法，以通过将牺牲氧化物中的氧供给到金属氧化物来改善金属氧化物的电性能。 构成：金属氧化物层作为单层或多层形成在基板（100）上。 在金属氧化物层上形成牺牲氧化物。 在具有牺牲氧化物的衬底上的热处理工艺。 在热处理过程中，牺牲氧化物的自由能高于金属氧化物的自由能。

公开(公告)号：KR1020100043459A

公开(公告)日：2010-04-29

申请号：KR1020080102502

申请日：2008-10-20

Applicant: 삼성전자주식회사

Inventor： 강성관 ,  최영진 ,  야마다사토루 ,  신유균 ,  이선길

IPC: H01L21/20

CPC classification number: H01L21/02381 ,  H01L21/02433 ,  H01L21/823462 ,  H01L27/10885

Abstract: PURPOSE: A semiconductor wafer and a method of manufacturing a semiconductor device using the same are provided to implement a uniform crystal face of 8F2 on an active region by controlling a notch to be parallel with the lattice structure of an active region. CONSTITUTION: A semiconductor wafer(100) includes a plane(105) formed with a monocrystal silicon and a notch(115) which is used for a reference point of a semiconductor device. The notch is arranged so that the longitudinal direction of an active region formed on the plane is parallel with the direction of a crystal lattice.

Abstract translation: 目的：提供一种半导体晶片及使用该半导体晶片的半导体器件的制造方法，通过控制与激活区域的晶格结构平行的凹口，在有源区域上实现8F2的均匀晶面。 构成：半导体晶片（100）包括由单晶硅形成的平面（105）和用于半导体器件的参考点的凹口（115）。 凹口被布置成使得形成在平面上的有源区的纵向方向与晶格的方向平行。