公开(公告)号：KR101239224B1

公开(公告)日：2013-03-05

申请号：KR1020060118557

申请日：2006-11-28

Applicant: 삼성전자주식회사

Inventor： 최훈상 ,  이종철 ,  임기빈 ,  정은애 ,  강상열 ,  김영선 ,  이광희

IPC: H01L21/304

CPC classification number: C23C16/45525 ,  C23C16/4401 ,  C23C16/45544

Abstract: 원자층 증착 장비의 기화기 내부 막힘을 억제할 수 있는 유전막 증착시 인시튜 세정에 의한 기화기 세정방법에 관해 개시한다. 이를 위해 본 발명은, 원자층 증착 장비의 챔버로 유전막 증착용 제1 소스 가스를 공급하는 공정과, 상기 제1 소스 가스를 퍼지(purge)시키는 공정과, 상기 원자층 증착 장비의 챔버로 제2 소스가스를 공급하는 공정과, 상기 제2 소스 가스를 퍼지시키는 공정을 반복하는 유전막 증착을 위한 원자층 증착방법에 있어서, 상기 유전막 증착을 위한 제1 소스 가스를 공급한 후, 다음 제1 소스 가스를 공급하기 전에 상기 원자층 증착 장비의 기화기 내부를 세정하는 공정을 진행하는 것을 특징으로 하는 유전막 증착시 인시튜 세정에 의한 기화기 세정방법을 제공한다.
원자층 증착, 고유전막 증착, 기화기 막힘, 기화기 세정.

公开(公告)号：KR101234690B1

公开(公告)日：2013-02-19

申请号：KR1020060072206

申请日：2006-07-31

Applicant: 삼성전자주식회사

Inventor： 이종철 ,  임기빈 ,  여재현 ,  최훈상 ,  정은애 ,  강상열

IPC: H01L21/31 ,  H01L21/8242 ,  H01L27/108

CPC classification number: H01L21/02194 ,  H01L21/0228 ,  H01L21/02318 ,  H01L21/31604 ,  H01L21/31641 ,  H01L21/31645 ,  H01L28/91

Abstract: 반도체 소자의 형성방법이 제공된다. 상기 반도체 소자의 형성방법은 반도체 기판을 반응 챔버에 로딩하는 것, 그리고 상기 반응 챔버에 하프늄 및 지르코늄을 포함하는 금속 유기 전구체를 공급하여 상기 반도체 기판 상에 정방정계의 결정구조를 갖는 하프늄-지르코늄 산화막(Hf
X Zr
1
-
X O; 0＜X＜1)을 형성하는 것을 포함한다.
하프늄-지르코늄 산화막, 정방정계 결정구조

公开(公告)号：KR1020110094494A

公开(公告)日：2011-08-24

申请号：KR1020100013901

申请日：2010-02-16

Applicant: 삼성전자주식회사

Inventor： 김영필 ,  정은애 ,  남갑진 ,  황희돈 ,  민지영

IPC: H01L21/336 ,  H01L29/78

CPC classification number: H01L27/10876 ,  H01L29/66628 ,  H01L29/66348 ,  H01L29/78696

Abstract: PURPOSE: A method of manufacturing a semiconductor device including a recess channel suppressing a single channel effect are provided to prevent the deterioration of a recess channel by curing a trench profile for a damaged recessed channel through an annealing process. CONSTITUTION: In a method of manufacturing a semiconductor device including a recess channel suppressing a single channel effect, an element isolation region(130) limiting an active area(120) is formed in a substrate(100). A trench for a recess channel is formed in a substrate by recessing a part of an active region and an element isolation region. A gate electrode of a recess structure is formed in the trench for the recess channel. A gate capping film protecting a gate conductive pattern(220) is formed on a gate conductive pattern(210). A gate capping film is formed by removing a part of the gate capping film through an etch back process.

Abstract translation: 目的：提供一种制造半导体器件的方法，该半导体器件包括抑制单通道效应的凹槽通道，以通过退火处理固化用于损坏的凹陷通道的沟槽轮廓来防止凹槽通道的劣化。 构成：在制造包括抑制单通道效应的凹槽的半导体器件的方法中，在衬底（100）中形成限制有源区（120）的元件隔离区（130）。 用于凹槽的沟槽通过使一部分有源区和元件隔离区凹陷而形成在衬底中。 凹槽结构的栅电极形成在用于凹槽的沟槽中。 在栅极导电图案（210）上形成保护栅极导电图案（220）的栅极覆盖膜。 栅极覆盖膜通过蚀刻回流工艺去除栅极覆盖膜的一部分而形成。

公开(公告)号：KR100809685B1

公开(公告)日：2008-03-06

申请号：KR1020050085209

申请日：2005-09-13

Applicant: 삼성전자주식회사

Inventor： 임기빈 ,  이종철 ,  윤경렬 ,  여재현 ,  정은애 ,  김영선

IPC: H01L21/205 ,  H01L21/8242

CPC classification number: H01L21/3141 ,  C23C16/40 ,  C23C16/403 ,  C23C16/405 ,  C23C16/45527 ,  C23C16/45529 ,  H01L21/02172 ,  H01L21/02189 ,  H01L21/0228 ,  H01L21/3162 ,  H01L21/31641 ,  H01L21/31645 ,  H01L28/40

Abstract: 제조 공정 시간을 증대시키지 않으면서, 유전막의 전기적 특성 및 유전 특성을 동시에 만족시킬 수 있는 유전막, 이 유전막의 제조방법 및 이를 이용한 MIM 캐패시터의 제조방법을 개시한다. 개시된 본 발명의 유전막 제조방법은, 금속 소스를 공급하는 단계, 화학적으로 흡착되지 않은 금속 소스를 퍼지하는 단계, 산화제를 공급하는 단계, 및 화학적으로 흡착되지 않은 산화제를 퍼지하는 단계로 구성되는 단위 사이클을 연속적으로 반복 실시하는 것이다. 이때, 상기 처음부터 소정 회까지의 초기 사이클 동안의 산화제를 공급하는 시간은 상기 소정 회 이후의 후기 사이클 동안의 산화제를 공급하는 시간보다 상대적으로 짧은 것을 특징으로 한다.
ALD, 유전막, 주입량, 공급 시간

公开(公告)号：KR1020060097865A

公开(公告)日：2006-09-18

申请号：KR1020050018743

申请日：2005-03-07

Applicant: 삼성전자주식회사

Inventor： 권종완 ,  김성태 ,  김영선 ,  유차영 ,  박영근 ,  최재형 ,  정은애 ,  여재현 ,  임기빈 ,  정정희

IPC: H01L21/8242

Abstract: 스트레스 완화를 위한 텅스텐 이중층을 포함하는 커패시터 제조 방법을 제시한다. 본 발명에 따르면, 반도체 기판 상에 금속 하부 전극, 유전층, 금속 상부 전극을 순차적으로 형성하고, 상부 전극 상에 스트레스 완화를 위한 스트레스 보상층을 물리적기상증착에 의한 텅스텐층(PVD-W layer)을 포함하여 형성한다. 이때, 스트레스 보상층 하부에 상부 전극을 후속 공정으로부터 보호하는 캐핑층(capping layer)을 화학적기상증착에 의한 텅스텐층(CVD-W layer)을 포함하여 형성한다.
MIM, 스트레스, CVD, PVD, 텅스텐 증착

公开(公告)号：KR1020060060159A

公开(公告)日：2006-06-05

申请号：KR1020040099058

申请日：2004-11-30

Applicant: 삼성전자주식회사

Inventor： 정은애 ,  최재형 ,  정정희 ,  김영선 ,  유차영

IPC: H01L27/04

CPC classification number: H01L21/7687 ,  H01L27/10852 ,  H01L28/65 ,  H01L28/75

Abstract: 하부 전극을 형성하기 위한 습식 식각 공정시, 하부 전극의 하단에 위치하는 막들의 유실을 방지할 수 있는 MIM 캐패시터 및 그 제조방법을 개시한다. 개시된 본 발명의 MIM 캐패시터는, 제 1 도전막, 상기 제 1 도전막 상부에 형성되는 케미컬 베리어층 및 상기 케미컬 베리어층 상부에 형성되는 제 2 도전막으로 구성되는 하부 전극, 상기 하부 전극 표면에 형성되는 유전막, 및 상기 유전막 표면에 형성되는 상부 전극을 포함한다. 상기 케미컬 베리어층은 상기 제 1 및 제 2 도전막과 서로 다른 물질이며, 상기 제 1 및 제 2 도전막의 두께보다 얇은 두께를 갖는다.
케미컬 베리어층, 하부 전극, TiN, MIM

Abstract translation: 公开了一种MIM电容器及其制造方法，其能够防止位于下电极下端的膜在用于形成下电极的湿蚀刻工艺期间的损失。 本发明的MIM电容器包括由第一导电膜，形成在第一导电膜上的化学阻挡层和形成在化学阻挡层上的第二导电膜构成的下电极， 并且在电介质膜的表面上形成上部电极。 化学屏障层是与第一和第二导电层不同的材料并且具有比第一和第二导电层的厚度小的厚度。

公开(公告)号：KR1020060019011A

公开(公告)日：2006-03-03

申请号：KR1020040067433

申请日：2004-08-26

Applicant: 삼성전자주식회사

Inventor： 최재형 ,  정정희 ,  유차영 ,  김영선 ,  박영근 ,  남갑진 ,  김성태 ,  오세훈 ,  정은애 ,  최한메 ,  이승환 ,  최정식

IPC: H01L27/04

CPC classification number: H01L29/92 ,  H01L27/10852 ,  H01L28/40

Abstract: 유전막의 결정화로 인한 누설 전류를 방지할 수 있는 MIM 캐패시터 및 그 제조방법을 개시한다. 개시된 본 발명의 MIM 캐패시터는, 금속 물질로 된 하부 전극, 상기 하부 전극 상에 형성되는 유전막, 상기 유전막 상부에 형성되는 금속 물질로 된 상부 전극을 포함한다. 상기 유전막은 그 내부에 상기 유전막과 상이한 물질로 된 결정화 방지막을 포함한다.
결정화 방지막, ALD, 하프늄 산화막, 알루미늄 산화막, 티타늄 질화막, 누설 전류

公开(公告)号：KR1020050031677A

公开(公告)日：2005-04-06

申请号：KR1020030067911

申请日：2003-09-30

Applicant: 삼성전자주식회사

Inventor： 정은애 ,  유차영 ,  김성태 ,  남갑진 ,  이승환 ,  김영선

IPC: H01L27/108

Abstract: A method of forming a fine pattern of a semiconductor device and a method of manufacturing the semiconductor device using the same are provided to obtain an aiming profile from the fine pattern by using a removable Si1-xGex hard mask. An Si1-xGex layer and a resist pattern are sequentially formed on a semiconductor base member(10). An Si1-xGex hard mask(20a) is formed by patterning selectively the Si1-xGex layer using the resist pattern as an etching mask. The resist pattern is removed therefrom. The semiconductor base member is etched by using the Si1-xGex hard mask as an etching mask. Wet-etching is performed on the resultant structure to remove the Si1-xGex hard mask therefrom.

Abstract translation: 提供了形成半导体器件的精细图案的方法和使用其制造半导体器件的方法，以通过使用可移除的Si1-xGex硬掩模从精细图案获得瞄准轮廓。 SiI-xGex层和抗蚀剂图案依次形成在半导体基底构件（10）上。 通过使用抗蚀剂图案作为蚀刻掩模选择性地图案化地形成Si1-xGex层，形成Si1-xGex硬掩模（20a）。 从中除去抗蚀剂图案。 通过使用Si1-xGex硬掩模作为蚀刻掩模蚀刻半导体基底构件。 对所得结构进行湿蚀刻以从其中除去Si1-xGex硬掩模。

公开(公告)号：KR100455375B1

公开(公告)日：2004-11-12

申请号：KR1020010057263

申请日：2001-09-17

Applicant: 삼성전자주식회사

Inventor： 김완돈 ,  유차영 ,  황두섭 ,  주재현 ,  정은애 ,  정용국

IPC: H01L27/04

CPC classification number: H01L28/55 ,  H01L28/60 ,  H01L28/91

Abstract: A method for manufacturing a capacitor of a semiconductor memory device by controlling thermal budgets is provided. In the method for manufacturing a capacitor of a semiconductor memory device, a lower electrode is formed on a semiconductor substrate. The lower electrode is heat-treated with a first thermal budget. A dielectric layer is formed on the heat-treated lower electrode. The dielectric layer is crystallized by heat-treating the dielectric layer with a second thermal budget which is smaller than the first thermal budget.

Abstract translation: 提供了一种通过控制热预算来制造半导体存储器件的电容器的方法。 在用于制造半导体存储器件的电容器的方法中，下电极形成在半导体衬底上。 下电极用第一热预算进行热处理。 在经过热处理的下电极上形成电介质层。 通过用比第一热预算小的第二热预算对介电层进行热处理来使介电层结晶。

公开(公告)号：KR1020040088895A

公开(公告)日：2004-10-20

申请号：KR1020030023331

申请日：2003-04-14

Applicant: 삼성전자주식회사

Inventor： 정은애 ,  정우인 ,  김영선 ,  김희석 ,  진범준

IPC: H01L27/04

Abstract: PURPOSE: A capacitor of a semiconductor device and a method for manufacturing the same are provided to reduce leakage current of the capacitor by using an n-type poly Si1-xGex layer stacked on a metal film as an upper electrode. CONSTITUTION: A cylindrical capacitor comprises a lower electrode(140a) formed on a semiconductor substrate(100), a dielectric film(150) formed on the lower electrode, and an upper electrode(160) formed on the dielectric film. The upper electrode is provided with a metal film(152) and an n-type doped poly Si1-xGex layer(154) stacked on the metal film.

Abstract translation: 目的：提供半导体器件的电容器及其制造方法，以通过使用堆叠在金属膜上的n型多晶Si1-xGex层作为上电极来减小电容器的漏电流。 构成：圆柱形电容器包括形成在半导体衬底（100）上的下电极（140a），形成在下电极上的电介质膜（150）和形成在电介质膜上的上电极（160）。 上部电极设置有层叠在金属膜上的金属膜（152）和n型掺杂的多晶Si1-xGex层（154）。