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公开(公告)号:KR1020130010362A
公开(公告)日:2013-01-28
申请号:KR1020110071117
申请日:2011-07-18
Applicant: 삼성전자주식회사
IPC: H01L21/28 , H01L21/336 , H01L29/78
CPC classification number: H01L21/823425 , H01L21/02063 , H01L21/28518 , H01L21/31116 , H01L21/76814 , H01L21/76897 , H01L21/823475 , H01L29/78 , H01L29/786
Abstract: PURPOSE: A method for manufacturing a semiconductor device is provided to improve the integration of the semiconductor device by reducing margin between a gate electrode and a contact hole to prevent a contact hole extension phenomenon by an etching process to remove a natural thin film. CONSTITUTION: A transistor including a gate electrode, a source region and a drain region are formed on a substrate(S110). An interlayer dielectric layer is formed to cover the transistor(S120). A natural thin film is formed on the upper side of the source and drain regions and a contact hole formed in the interlayer dielectric layer(S130). The natural thin film is selectively removed by an etching process under a non-plasma atmosphere(S140). An ohmic contact layer is formed in the source and drain regions without the natural thin film(S150). A contact plug is formed by filling the contact hole with conductive materials(S160). [Reference numerals] (AA) Start; (BB) End; (S110) Forming a transistor on a substrate; (S120) Forming an interlayer dielectric layer; (S130) Forming a contact hole in the interlayer dielectric layer in such a way that a natural thin film is formed on the interface with the upper side of source and drain regions; (S140) Removing the natural thin film selectively by an etching process under a non-plasma atmosphere; (S150) Forming an ohmic contact layer in the source and drain regions; (S160) Forming a contact plug
Abstract translation: 目的:提供一种制造半导体器件的方法,通过减小栅电极和接触孔之间的余量来改善半导体器件的集成,以通过蚀刻工艺防止接触孔延伸现象以去除天然薄膜。 构成:在衬底上形成包括栅电极,源区和漏区的晶体管(S110)。 形成层叠电介质层以覆盖晶体管(S120)。 在源区和漏区的上侧形成天然薄膜,形成在层间介质层中的接触孔(S130)。 通过在非等离子体气氛下的蚀刻工艺选择性地除去天然薄膜(S140)。 在没有天然薄膜的源极和漏极区域中形成欧姆接触层(S150)。 通过用导电材料填充接触孔来形成接触塞(S160)。 (附图标记)(AA)开始; (BB)结束; (S110)在基板上形成晶体管; (S120)形成层间绝缘层; (S130)在层间电介质层中形成接触孔,使得在与源极和漏极区域的上侧的界面上形成天然薄膜; (S140)在非等离子体气氛下通过蚀刻工艺选择性地去除天然薄膜; (S150)在源区和漏区形成欧姆接触层; (S160)形成接触塞
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公开(公告)号:KR1020120068057A
公开(公告)日:2012-06-27
申请号:KR1020100080955
申请日:2010-08-20
Applicant: 삼성전자주식회사
IPC: H01L29/78 , H01L21/336
CPC classification number: H01L21/28008 , H01L21/823807 , H01L21/823814 , H01L27/0629 , H01L28/20 , H01L29/66545
Abstract: PURPOSE: A semiconductor device and a fabricating method thereof are provided to improve reliability by arranging a passive device pattern on a floor side of a recess region lower than an upper portion of an active part. CONSTITUTION: A substrate includes a first transistor region, a second transistor region, and a passive device region. A device isolation pattern(102) defines a first active part(105a) within the first transistor region and a second active part(105b) within the second transistor region. A passive device pattern(125r) is arranged on a floor side of a recess region formed within the device isolation pattern of the passive device region and includes a semiconductor material The floor side of the recess region is lower than an upper side of the active part.
Abstract translation: 目的:提供半导体器件及其制造方法,以通过将无源器件图案布置在低于有源部分的上部的凹陷区域的地板侧上来提高可靠性。 构成:衬底包括第一晶体管区域,第二晶体管区域和无源器件区域。 器件隔离图案(102)限定第一晶体管区域内的第一有源部分(105a)和第二晶体管区域内的第二有源部分(105b)。 无源器件图案(125r)布置在形成在无源器件区域的器件隔离图案内的凹陷区域的地板侧上,并且包括半导体材料。凹陷区域的地板侧低于有源部分的上侧 。
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公开(公告)号:KR1020120047032A
公开(公告)日:2012-05-11
申请号:KR1020100108669
申请日:2010-11-03
Applicant: 삼성전자주식회사
IPC: H01L21/336 , H01L29/78
CPC classification number: H01L29/66636 , H01L21/28518 , H01L21/76802 , H01L29/4175 , H01L29/41775 , H01L29/495 , H01L29/4966 , H01L29/665 , H01L29/66545 , H01L29/6659 , H01L29/66628 , H01L29/7834 , H01L29/7845 , H01L29/7848 , H01L21/76232
Abstract: PURPOSE: A semiconductor device and a manufacturing method thereof are provided to improve the efficiency of subsequent processes by forming a silicide layer on source and drain regions before a contact hole is formed. CONSTITUTION: A gate pattern(120) is formed on a substrate(110). The gate pattern includes a gate insulating layer(120a) and a gate electrode(120b). A gate spacer(124) is formed on the sidewall of the gate electrode and the gate insulating layer. Source and drain regions(132) are formed on both sides of the gate pattern. A silicide layer(147) is formed on the top of the source and drain regions. A first insulating layer(143) is formed on the gate pattern and source and drain regions.
Abstract translation: 目的:提供一种半导体器件及其制造方法,通过在形成接触孔之前在源极和漏极区域上形成硅化物层来提高后续工艺的效率。 构成:在衬底(110)上形成栅极图案(120)。 栅极图案包括栅极绝缘层(120a)和栅极电极(120b)。 栅极间隔物(124)形成在栅极电极和栅极绝缘层的侧壁上。 源极和漏极区域(132)形成在栅极图案的两侧。 在源极和漏极区域的顶部上形成硅化物层(147)。 在栅极图案和源极和漏极区域上形成第一绝缘层(143)。
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公开(公告)号:KR1020120036185A
公开(公告)日:2012-04-17
申请号:KR1020100097922
申请日:2010-10-07
Applicant: 삼성전자주식회사
IPC: H01L29/78 , H01L21/336 , H01L27/092
CPC classification number: H01L29/0847 , H01L21/823425 , H01L21/823468 , H01L21/823475 , H01L23/535 , H01L29/1608 , H01L29/165 , H01L29/41783 , H01L29/45 , H01L29/66545 , H01L29/6656 , H01L29/6659 , H01L29/7833 , H01L29/7843 , H01L29/7848 , H01L2924/0002 , H01L2924/00 , H01L27/092
Abstract: PURPOSE: A semiconductor device and a manufacturing method thereof are provided to prevent process failure by including an etching stop pattern which covers source/drain regions under the upper surface of a metal gate electrode. CONSTITUTION: A metal gate electrode(163) is laminated by arranging a gate insulating film on a semiconductor substrate(100). Spacer structures are arranged on the semiconductor substrate. A source/drain region is formed within the semiconductor substrate. An etching stop pattern(141) comprises a sidewall part and a bottom part for covering the source/drain region. The sidewall part covers a part of a sidewall of the spacer structure by being extended from the bottom part.
Abstract translation: 目的:提供半导体器件及其制造方法,以通过包括覆盖金属栅电极的上表面下的源/漏区的蚀刻停止图案来防止处理故障。 构成:通过在半导体衬底(100)上布置栅极绝缘膜来层叠金属栅电极(163)。 间隔结构布置在半导体衬底上。 源极/漏极区域形成在半导体衬底内。 蚀刻停止图案(141)包括用于覆盖源极/漏极区域的侧壁部分和底部部分。 侧壁部分通过从底部延伸而覆盖间隔结构的侧壁的一部分。
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公开(公告)号:KR1020090116360A
公开(公告)日:2009-11-11
申请号:KR1020080042251
申请日:2008-05-07
Applicant: 삼성전자주식회사
CPC classification number: H01L21/76843 , H01L21/28518 , H01L21/76814 , H01L21/76846 , H01L21/76855 , H01L23/485 , H01L27/24 , H01L2924/0002 , H01L2924/09701 , H01L2924/00
Abstract: PURPOSE: A method for forming a contact structure and the method for manufacturing a semiconductor device using the same are provided to form a metal oxide silicide layer uniformly by performing a silicidation process and forming a metal layer on a material layer including silicon and oxygen. CONSTITUTION: An insulation layer(106) is formed on an object with a contact region(103). An opening is formed to expose a contact region by etching an insulation layer. A material layer containing the silicon and oxygen is formed in the exposed contact region. A metal layer is formed on the material layer containing the silicon and oxygen. A metal oxide silicide layer(121) is formed on a contact region by reacting the material layer with the metal layer. A conductive layer(124) to fill the opening is formed on the metal oxide silicide layer.
Abstract translation: 目的:提供一种用于形成接触结构的方法和使用其的半导体器件的制造方法,以通过在硅和氧的材料层上进行硅化处理和形成金属层来均匀地形成金属氧化物硅化物层。 构成:在具有接触区域(103)的物体上形成绝缘层(106)。 通过蚀刻绝缘层形成开口以暴露接触区域。 在暴露的接触区域中形成含有硅和氧的材料层。 在含有硅和氧的材料层上形成金属层。 通过使材料层与金属层反应,在接触区域上形成金属氧化物硅化物层(121)。 在金属氧化物硅化物层上形成填充开口的导电层(124)。
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公开(公告)号:KR1020070094682A
公开(公告)日:2007-09-21
申请号:KR1020060025088
申请日:2006-03-18
Applicant: 삼성전자주식회사
IPC: H01L21/306 , H01L21/8242
CPC classification number: H01L21/02068 , H01L21/31111 , H01L27/10808
Abstract: A method for fabricating a semiconductor device is provided to minimize formation of bridges between fine patterns by eliminating water remaining on a substrate using a drying agent containing fluorinated organic compound. A fine pattern is formed on a substrate(100) by using set etching solution, and then the substrate with the fine pattern is dried by using a drying agent containing a fluorinated organic compound. The fluorinated organic compound contains at least one selected from the group consisting of hydrofluoroether(HFE), hydroflurocarbon(HFC), and perflurocarbon(PFC). The substrate with the fine pattern is rinsed by deionized water.
Abstract translation: 提供一种制造半导体器件的方法,以通过使用含有氟化有机化合物的干燥剂除去残留在基底上的水来最小化细纹图案之间的桥的形成。 通过使用设定的蚀刻溶液在基板(100)上形成精细图案,然后使用含有氟化有机化合物的干燥剂干燥具有精细图案的基板。 含氟有机化合物含有选自氢氟醚(HFE),氢氟烃(HFC)和全氟烃(PFC)中的至少一种。 具有精细图案的基底用去离子水冲洗。
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公开(公告)号:KR100674971B1
公开(公告)日:2007-01-26
申请号:KR1020050034914
申请日:2005-04-27
Applicant: 삼성전자주식회사
IPC: H01L27/115
CPC classification number: H01L27/11526 , H01L27/105 , H01L27/11543
Abstract: U자형 부유 게이트를 가지는 플래시 메모리 제조방법을 제공한다. 본 발명에서는, 상면과 양 측면 일부가 기판 표면으로부터 돌출된 소자분리막들을 형성한 다음, 소자분리막들 사이의 기판 상에 터널 산화막을 형성한다. 터널 산화막 상에 소자분리막들 사이를 채우지 않는 두께로 도전막을 형성한 다음, 도전막 상에 연마 희생막을 형성한다. 소자분리막 상의 연마 희생막 및 도전막을 제거하여 소자분리막들 사이에 자기 정렬된 U자형 부유 게이트를 형성함과 동시에 부유 게이트 상에 연마 희생막 패턴을 남긴다. 연마 희생막 패턴을 마스크로 이용하여 소자분리막들을 리세스시켜 부유 게이트의 양 측벽을 노출시킨다. 부유 게이트에 대해 연마 희생막 패턴을 선택적으로 제거하여 부유 게이트의 상면을 노출시킨다.
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公开(公告)号:KR1020060063129A
公开(公告)日:2006-06-12
申请号:KR1020040102217
申请日:2004-12-07
Applicant: 삼성전자주식회사
IPC: H01L21/283 , H01L21/28
CPC classification number: H01L21/76877 , H01L21/32135 , H01L21/76834 , H01L27/10885
Abstract: 본 발명은 반도체 장치의 제조 방법에 관한 것으로서, 절연체막에 개구되는 콘택 홀(contact hole)을 통하여 상층과 하층의 각 배선층 상호간의 전기적 접속을 위해 폴리실리콘과 텅스텐으로 이루어진 이중 플러그(dual plug)라고 불리는 중간 도전체막을 형성함에 있어서, 콘택 홀내에 하부 플러그를 형성하기 위하여 폴리실리콘을 부분적으로 식각하기 위한 식각 방법을 개시한다. 상기 식각 방법은 화학적 다운스트림 식각 방법을 이용함으로써 콘택 홀의 측벽에 존재하는 질화막 스페이서 및 층간 절연막의 손실이 없이 폴리실리콘을 선택적으로 식각하여 식각 표면이 균일한 폴리실리콘 하부 플러그를 형성하게 함으로써 공정 여유도 및 공정 속도를 증가시키고 공정 수율 및 소자 동작의 신뢰성을 향상시킬 수 있다.
이중 플러그, 화학적 다운스트림 식각-
公开(公告)号:KR1020050052643A
公开(公告)日:2005-06-03
申请号:KR1020030085813
申请日:2003-11-28
Applicant: 삼성전자주식회사
IPC: H01L21/335
Abstract: 리세스 채널 형성을 위하여 사용되었던 폴리실리콘막의 추가 침적을 생략할 수 있는 트랜지스터 형성방법에 관해 개시한다. 이를 위해 본 발명은 트랜치형 필드산화막(STI: Shallow Trench Isolation)) 형성을 위해 사용되었던 질화막 마스크 패턴을 재사용하여 반도체 기판에 리세스 채널 형성을 위한 제2 트랜치를 식각하고 여기에 게이트 패턴을 형성한다.
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公开(公告)号:KR101868806B1
公开(公告)日:2018-06-22
申请号:KR1020110114630
申请日:2011-11-04
Applicant: 삼성전자주식회사
IPC: H01L21/336 , H01L29/78
CPC classification number: H01L29/66636 , H01L21/76224 , H01L29/0657 , H01L29/78 , H01L29/7848
Abstract: 컨택홀또는비아를형성하기위한추가적인리소그래피및 식각공정이없는패턴형성방법을제공하는것이다. 상기패턴형성방법은기판을포함하는하부막상에제1 막을형성하고, 상기제1 막상에제1 패턴을포함하는제1 마스크패턴을형성하고, 상기제1 마스크패턴상에제2 패턴을포함하는제2 마스크패턴을형성하되, 상기제2 패턴은상기제1 패턴과오버랩(overlap)되는제1 영역과상기제1 패턴과비오버랩되는제2 영역을포함하고, 상기제2 마스크패턴을이용하여식각하여, 상기제1 막내에상기제1 영역에대응되며상기하부막의상면을노출시키는제3 패턴을형성하고, 상기제1 마스크패턴내에상기제2 영역에대응되는제4 패턴을형성하는것을포함한다.
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