公开(公告)号：AU2020410300A1

公开(公告)日：2022-05-26

申请号：AU2020410300

申请日：2020-12-04

Applicant: IBM

Inventor： REZNICEK ALEXANDER ,  HEKMATSHOARTABARI BAHMAN ,  ANDO TAKASHI

IPC: H01L29/66

Abstract: A two-transistor-two-resistor (2T2R) resistive random access memory (ReRAM) structure, and a method for forming the same includes two vertical field effect transistors (VFETs) formed on a substrate (102), each VFET includes an epitaxial region (410) located above a channel region (302) and below a dielectric cap(308). The epitaxial region (410) includes two opposing protruding regions of triangular shape that extend horizontally beyond the channel region (302). A metal gate material (602) is disposed on and around the channel region (302). A portion of the metal gate material (602) is located between the two VFETs. A ReRAM stack is deposited within two openings (1010) adjacent to a side of each VFET that is opposing the portion of the metal gate material (602) located between the two VFETs. A portion of the epitaxial region (410) in direct contact with the ReRAM stack acts as a bottom electrode for the ReRAM structure.

公开(公告)号：DE112020000190T5

公开(公告)日：2021-09-02

申请号：DE112020000190

申请日：2020-01-28

Applicant: IBM

Inventor： LEE CHOONGHYUN ,  ANDO TAKASHI ,  REZNICEK ALEXANDER ,  ZHANG JINGYUN ,  HASHEMI POUYA

IPC: H01L27/24 ,  H01L21/822 ,  H01L27/088 ,  H01L45/00

Abstract: Es wird eine resistive Speicherstruktur bereitgestellt. Die resistive Speicherstruktur weist einen vertikalen Fin auf einem Substrat auf, wobei die Seitenwände des vertikalen Fin jeweils eine {100}-Kristallfläche aufweisen. Die resistive Speicherstruktur weist darüber hinaus ein Fin-Templat auf dem vertikalen Fin sowie eine Gate-Struktur auf dem vertikalen Fin auf. Die resistive Speicherstruktur weist darüber hinaus eine/einen obere/oberen Source/Drain auf gegenüberliegenden Seitenwänden des vertikalen Fin sowie eine untere Elektrodenschicht auf der/dem oberen Source/Drain auf, wobei sich die untere Elektrodenschicht auf gegenüberliegenden Seiten des Fin-Templats befindet. Die resistive Speicherstruktur weist darüber hinaus eine erste mittlere resistive Schicht auf einem Bereich der unteren Elektrodenschicht, eine obere Elektrodenschicht auf der ersten mittleren resistiven Schicht sowie einen ersten elektrischen Kontakt auf einem Bereich der unteren Elektrodenschicht auf.

公开(公告)号：DE112012000962B4

公开(公告)日：2020-11-12

申请号：DE112012000962

申请日：2012-01-26

Applicant: IBM

Inventor： HEKMATSHOAR-TABARI BAHMAN ,  KHAKIFIROOZ ALI ,  REZNICEK ALEXANDER ,  SADANA DEVENDRA K ,  SHAHIDI GHAVAM G ,  SHAHRJERDI DAVOOD

IPC: H01L21/205 ,  C23C16/24 ,  C23C16/44 ,  C30B25/04 ,  H01L21/32

Abstract: Epitaxieverfahren, aufweisend:Bereitstellen (502) eines kristallinen Substratmaterials (102);Anwachsen (504) eines Isolators (108) auf dem Substratmaterial (102);Öffnen (506) des Isolators (108), um frei liegende Bereiche des Substratmaterials (102) zu bilden;Abscheiden (512) von Silicium auf den frei liegenden Bereichen des Substratmaterials, um in einem Niedertemperaturverfahren auf den frei liegenden Bereichen epitaxiales Silicium (302) zu bilden und in anderen als den frei liegenden Bereichen nicht epitaxiales Silicium (310) zu bilden, wobei eine Abscheidungstemperatur weniger als 250 °C beträgt;Einbringen (518) eines Dotierstoffs mit einem Gasverhältnis, wodurch ein dotiertes epitaxiales Silicium bereitgestellt wird, wobei eine hohe Dotierstoffaktivierung höher als 1 x 1020cm-3erhalten wird; undÄtzen des nicht epitaxialen Siliciums unter Verwendung eines Plasmas, um die epitaxiale Abscheidung von Silicium über den frei liegenden Bereichen zu unterstützen,wobei das selektive epitaxiale Anwachsen durch Abwechseln der Abscheidungs- und Ätzschritte bereitgestellt wird.

公开(公告)号：DE102013200549B4

公开(公告)日：2015-07-30

申请号：DE102013200549

申请日：2013-01-16

Applicant: IBM

Inventor： ADAM THOMAS N ,  CHENG KANGGUO ,  HE HONG ,  KHAKIFIROOZ ALI ,  LI JINGHONG ,  REZNICEK ALEXANDER

IPC: H01L21/205 ,  H01L21/335 ,  H01L21/822 ,  H01L29/772

Abstract: Verfahren zum Induzieren von Spannung in einem Siliciumsubstrat, aufweisend: Aufbringen einer ersten Schicht von Silicium-Kohlenstoff auf dem Siliciumsubstrat; Abscheiden einer Siliciumschicht auf der ersten Schicht von Silicium-Kohlenstoff; und Aufbringen einer zweiten Schicht von Silicium-Kohlenstoff auf der Siliciumschicht, um so eine Spannungsdünnschichtstruktur zu bilden.

公开(公告)号：DE112013000515B4

公开(公告)日：2015-06-03

申请号：DE112013000515

申请日：2013-02-05

Applicant: IBM

Inventor： REZNICEK ALEXANDER ,  KHAKIFIROOZ ALI ,  ADAM THOMAS N ,  CHENG KANGGUO

IPC: H01L29/78 ,  H01L21/336 ,  H01L29/06 ,  H01L29/10

Abstract: Feldeffekttransistor, aufweisend: ein Siliciumsubstrat; eine Vielzahl von länglichen uniaxial verspannten SiGe-Zonen, welche auf dem Siliciumsubstrat angeordnet sind, wobei jede längliche uniaxial verspannte SiGe-Zone der Vielzahl der länglichen uniaxial verspannten SiGe-Zonen durch ein Teil des Siliciumsubstrats, der zwischen jeder länglichen SiGe-Zone freigelegt ist, räumlich getrennt ist; eine Gate-Dielektrikum-Schicht, die auf der Vielzahl der länglichen SiGe-Zonen und dem Teil des Siliciumsubstrats zwischen jeder länglichen SiGe-Zone angeordnet ist; ein Gate, welches auf der Gate-Dielektrikum-Schicht angeordnet ist, wobei das Gate senkrecht zu den SiGe-Zonen ausgerichtet ist; eine Kanalzone, welche unterhalb des Gates angeordnet ist, wobei elektrische Ladungsträger durch die Kanalzone fließen; eine Source-Zone, welche auf einer ersten Seite des Gates angeordnet ist; eine Drain-Zone, welche auf einer zweiten Seite des Gates angeordnet ist; wobei die Vielzahl von länglichen SiGe-Zonen parallel zur Fließrichtung der elektrischen Ladungsträger in der Kanalzone ausgerichtet ist, und ferner aufweisend eine erste flache Grabenisolierungszone, welche auf einer ersten Seite der Vielzahl von länglichen uniaxial verspannten SiGe-Zonen angeordnet ist, und eine zweite flache Grabenisolierungszone, welche auf einer zweiten Seite der Vielzahl von länglichen uniaxial verspannten SiGe-Zonen angeordnet ist.

公开(公告)号：DE112012004824T5

公开(公告)日：2014-08-14

申请号：DE112012004824

申请日：2012-08-07

Applicant: IBM

Inventor： CHENG KANGGUO ,  KHAKIFIROOZ ALI ,  ADAM THOMAS N ,  REZNICEK ALEXANDER

IPC: H01L21/336 ,  H01L27/12 ,  H01L29/78

Abstract: Ein ETSOI-Transistor und eine Kombination aus Kondensatoren, Übergangsdioden, Bank-End-Kontakten und Widerständen werden jeweils durch Ätzen durch eine ETSOI-Schicht (20) und BOX-Schicht (15) in einem Transistor- und Kondensatorgebiet davon in einem HK/MG(80, 85)-Austauschgate-Prozess gebildet. Die Bildung des Kondensators und weiterer Einheiten ist mit einem CMOS-Prozess mit ETSOI-Austauschgate kompatibel. Eine Kondensator-Elektrode mit niedrigem Widerstand ermöglicht den Erhalt eines Kondensators und von Einheiten mit hoher Qualität. Die Topographielosigkeit beim Strukturieren des Dummy-Gate (27) wird durch Lithografie in Verbindung mit einer geeigneten Ätzung ermöglicht.

公开(公告)号：DE112019003753B4

公开(公告)日：2024-12-19

申请号：DE112019003753

申请日：2019-07-18

Applicant: IBM

Inventor： REZNICEK ALEXANDER ,  ANDO TAKASHI ,  HASHEMI POUYA

IPC: H10B63/00 ,  H01L21/336 ,  H01L29/78 ,  H10N70/20

Abstract: Verfahren zur Herstellung einer Halbleiterstruktur, wobei das Verfahren aufweist:Bereitstellen einer Opfer-Gatestruktur auf einer Oberfläche eines Halbleitersubstrats, wobei ein erster dielektrischer Abstandshalter und ein zweiter dielektrischer Abstandshalter die Opfer-Gatestruktur seitlich umgeben;Bilden eines Source-Bereiches und eines Drain-Bereiches in dem Halbleitersubstrat und an gegenüberliegenden Seiten der Opfer-Gatestruktur, wobei der Source-Bereich und der Drain-Bereich facettierte Seitenwandoberflächen aufweisen;Durchführen einer selbstlimitierenden Ätzung des Drain-Bereiches, um dem Drain-Bereich eine facettierte obere Oberfläche zu verleihen, wobei eine Zwischenschichtdielektrikum-Materialschicht den Source-Bereich während des Durchführens der selbstlimitierenden Ätzung schützt; undBilden von Elementen einer Oxid-resistiven-Arbeitsspeicher-Einheit, ReRAM, in Kontakt mit der facettierten oberen Oberfläche des Drain-Bereiches.

公开(公告)号：DE112020006213T5

公开(公告)日：2022-10-13

申请号：DE112020006213

申请日：2020-12-14

Applicant: IBM

Inventor： ANDO TAKASHI ,  XIE RUILONG ,  HASHEMI POUYA ,  REZNICEK ALEXANDER

IPC: H01L45/00 ,  H01L27/24

Abstract: Eine Struktur eines resistiven Speichers mit wahlfreiem Zugriff (RRAM) weist eine obere und eine untere Elektrode auf, die mit einer ersten beziehungsweise einer zweiten Metallverbindungsleitung elektrisch gekoppelt sind, wobei die erste und die zweite Metallverbindungsleitung eine elektrische Verbindung mit der RRAM-Struktur bereitstellen. Eine Schicht aus einem resistiven Wechselmaterial ist zwischen der oberen und der unteren Elektrode der RRAM-Struktur angeordnet. Das resistive Wechselmaterial zeigt unter dem Einfluss von zumindest einem elektrischen Feld und/oder Wärme eine messbare Änderung des Widerstands. Auf Seitenwänden von zumindest der unteren Elektrode der RRAM-Struktur sind dielektrische Abstandshalter ausgebildet. Die RRAM-Struktur weist des Weiteren eine Passivierungsschicht auf, die auf einer oberen Oberfläche der dielektrischen Abstandshalter ausgebildet ist und zumindest einen Teilbereich von Seitenwänden der oberen Elektrode bedeckt. Die Passivierungsschicht ist zu der ersten Metallverbindungsleitung selbstausgerichtet.

公开(公告)号：AU2021234176A1

公开(公告)日：2022-08-25

申请号：AU2021234176

申请日：2021-02-25

Applicant: IBM

Inventor： BALAKRISHNAN KARTHIK ,  HEKMATSHOARTABARI BAHMAN ,  REZNICEK ALEXANDER ,  ANDO TAKASHI

IPC: H01L27/24 ,  H01L29/49 ,  H01L29/66 ,  H01L45/00

Abstract: A method may include forming two vertical transport field effect transistors stacked one atop the other and separated by a resistive random access memory structure. The two vertical transport field effect transistors may include a source (104, 112), a channel (106, 110), and a drain, wherein a contact layer (152) of the resistive random access memory strucure functions as the drain of the two vertical transport field effect transistors. Forming the two vertical transport field effect transistors may further include forming a first source (104) and a second source (112). The first source (104) is a bottom source and the second source (112) is a top source. The method may include forming a gate conductor layer (138, 140) surrounding the channel (106, 110). The resistive random access memory structures may include faceted epitaxy (144) defined by pointed tips. The pointed tips of the faceted epitaxy (144) may extend vertically toward each other. The faceted epitaxy (144) may be between the two vertical transport field effect transistors.

公开(公告)号：DE112020004827T5

公开(公告)日：2022-06-23

申请号：DE112020004827

申请日：2020-10-23

Applicant: IBM

Inventor： REZNICEK ALEXANDER ,  RIZZOLO MICHAEL ,  XIE RUILONG

IPC: H01L43/08 ,  H01L23/528

Abstract: Es wird eine Speicherzelle bereitgestellt, in welcher eine untere Elektrode einer magnetoresistiven Direktzugriffsspeichereinheit (MRAM-Einheit) mit einer der Source/Drain-Kontaktstrukturen eines Transistors verbunden ist und eine untere Kontaktstruktur mit einer anderen der Source/Drain-Kontaktstrukturen des Transistors verbunden ist. In der vorliegenden Anmeldung befinden sich die MRAM-Einheit und die untere Kontaktstruktur in der Middle-Of-the-Line (MOL), nicht im Back-End-Of-the-Line (BEOL). Außerdem befinden sich die untere Elektrode der MRAM-Einheit und ein unterer Abschnitt der unteren Kontaktstruktur in einem gleichen Dielektrikumsmaterial (d.h. einem MOL-Dielektrikumsmaterial).