Abstract:
A hardmask stack is comprised of alternating layers of doped amorphous carbon (22) and undoped amorphous carbon (20). The undoped amorphous carbon layers (20) serve as buffer layers that constrain the effects of compressive stress within the doped amorphous carbon layers (22) to prevent delamination. The stack is provided with a top capping layer (12). The layer beneath the capping layer (12) is preferably undoped amorphous carbon to reduce photoresist poisoning. An alternative hardmask stack is comprised of alternating layers of capping material (42) and amorphous carbon (40). The amorphous carbon layers (40) may be doped or undoped. The capping material layers (42) serve as buffer layers that constrain the effects of compressive stress within the amorphous carbon layers (40) to prevent delamination. The top layer of the stack is formed of a capping material (42). The layer beneath the top layer is preferably undoped amorphous carbon (40) to reduce photoresist poisoning. The lowest layer of the hardmask stack is preferably amorphous carbon (40) to facilitate easy removal of the hardmask stack from underlyingmaterials(8) by an ashing process.
Abstract:
Halbleitereinheit, die aufweist:einen Isolator (102); undeine Vielzahl von vertikal gestapelten Schichten (E1, E2, En) auf dem Isolator (102), wobei jede der vertikal gestapelten Schichten (E1, E2, En) beinhaltet:zumindest einen ersten dielektrischen Isolatorabschnitt;zumindest einen ersten Leiter (104A, 104A') in dem ersten dielektrischen Isolatorabschnitt;zumindest eine erste Nitridabdeckung (106), die den ersten Leiter (104A, 104A') abdeckt;zumindest einen zweiten dielektrischen Isolatorabschnitt;zumindest einen zweiten Leiter (104B, 104B') in dem zweiten dielektrischen Isolatorabschnitt; undeine zweite Nitridabdeckung (106), die den zweiten Leiter (104B, 104B') abdeckt,wobei der erste Leiter (104A, 104A') in den vertikal gestapelten Schichten (E1, E2, En) erste vertikal gestapelte Leiterschichten ausbildet,wobei der zweite Leiter (104B, 104B') in den vertikal gestapelten Schichten zweite vertikal gestapelte Leiterschichten ausbildet,wobei die ersten vertikal gestapelten Leiterschichten (104A, 104A') zu den zweiten vertikal gestapelten Leiterschichten (104B, 104B') benachbart sind, wobei jede der vertikal gestapelten Schichten des Weiteren ein Zwischenstapelmaterial beinhaltet, das zwischen den ersten vertikal gestapelten Leiterschichten und den zweiten vertikal gestapelten Leiterschichten positioniert ist, unddas Zwischenstapelmaterial mehrere Luftspalte (302a) aufweist, wobei zwischen einem ersten und einem zweiten Luftspalt ein dielektrisches Isolationsmaterial vorgesehen ist.
Abstract:
Eine Halbleiterstruktur (100), die umfasst:ein Substrat (101);einen ersten Transistor (123) und einen zweiten Transistor (407), wobei der erste Transistor (123) eines von einem p-Kanal-Transistor und einem n-Kanal-Transistor ist und der zweite Transistor (407) das andere von einem p-Kanal-Transistor und einem n-Kanal-Transistor ist;mindestens eine elektrisch leitfähige Säule (301, 302), die sich über dem Substrat (101) befindet und einen inneren Teil und eine äußere Schicht, die sich unterhalb des inneren Teils und seitlich von dem inneren Teil befindet, umfasst; undeine Gateelektrode (401) des ersten Transistors (123), die sich über dem Substrat (100) befindet und einen inneren Teil und eine äußere Schicht, die sich unterhalb des inneren Teils und seitlich von dem inneren Teil befindet, umfasst, wobei die äußere Schicht der Gateelektrode (401) des ersten Transistors (123) ein erstes metallisches Material zur Anpassung der Austrittsarbeit eines Gates umfasst, das für eine Anpassung der Austrittsarbeit der Gateelektrode (401) des ersten Transistors (123) ausgelegt ist;wobei die Gateelektrode (401) des ersten Transistors (123) jede der mindestens einen elektrisch leitfähigen Säule (301, 302) ringförmig umschließt und sich die äußere Schicht von jeder der mindestens einen elektrisch leitfähigen Säule (301, 302) in Kontakt mit der äußeren Schicht der Gateelektrode (401) des ersten Transistors (123) befindet; undwobei die äußere Schicht der mindestens einen elektrisch leitfähigen Säule (301, 302) und die äußere Schicht der Gateelektrode des ersten Transistors (123) aus verschiedenen metallischen Materialien gebildet sind;wobei der zweite Transistor (407) eine Gateelektrode (412) umfasst, wobei die Gateelektrode (412) des zweiten Transistors (407) ein zweites metallisches Material zur Anpassung der Austrittsarbeit eines Gates umfasst, das für eine Anpassung der Austrittsarbeit der Gateelektrode (412) des zweiten Transistors (407) ausgelegt ist; undwobei die äußere Schicht der elektrisch leitfähigen Säule (301, 302) das zweite metallische Material zur Anpassung der Austrittsarbeit eines Gates umfasst.
Abstract:
Verfahren zum Modulieren eines Auslösestroms bei der Herstellung eines siliciumgesteuerten Gleichrichters, im Folgenden englisch abgekürzt als SCR bezeichnet, wobei das Verfahren aufweist:Ausüben einer ersten mechanischen Verspannung von einer ersten Verspannungsschicht auf einen ersten Bereich des SCR in einem Ausmaß, das zum Anpassen des Werts des elektrischen Widerstands des ersten Bereichs ausreicht, wobei der elektrische Widerstand des ersten Bereichs in Serie mit einer Diodenkette verbunden ist zum Bereitstellen eines Spannungsauslösenetzes, welches durch eine Auslösespannung und einen Auslösestrom für den SCR gekennzeichnet ist, und dadurch zum Modulieren des Auslösestroms des SCR,wobei die erste Verspannungsschicht aus einem dielektrischen Material besteht und der Verspannungszustand der verspannten dielektrischen Schicht durch Ändern der Abscheidebedingungen derselben gesteuert wird.
Abstract:
Struktur (10, 10'), umfassend:eine Mehrzahl von in einem dielektrischen Material (12) gebildeten leitfähigen Strukturen (14a, 14b) mit minimaler Strukturgröße, die jeweils ein vertieft liegendes leitfähiges Material (18) umfassen;wenigstens eine in dem dielektrischen Material (12) gebildete leitfähige Struktur (14c), die breiter ist als die Mehrzahl von leitfähigen Strukturen (14a, 14b) mit minimaler Strukturgröße und ein leitfähiges Material (24) umfasst, wobei das leitfähige Material (24) zu dem dielektrischen Material (12) eben ist;eine Ätzstoppschicht (28) über einer Oberfläche des dielektrischen Materials (12) mit Öffnungen zum Freilegen des leitfähigen Materials (24) der wenigstens einen leitfähigen Struktur (14c) und des vertieft liegenden leitfähigen Materials (18) von einer aus der Mehrzahl von leitfähigen Strukturen (14a, 14b) mit minimaler Strukturgröße ausgewählten leitfähigen Struktur (14b) mit minimaler Strukturgröße; undobere Verbindungsstrukturen (32a, 32b), die durch die Öffnungen der Ätzstoppschicht (28) voll ausgerichtet sind zu und in direktem elektrischen Kontakt stehen mit der wenigstens einen leitfähigen Struktur (14c) und dem vertieft liegenden leitfähigen Material (18) der ausgewählten leitfähigen Struktur (14b) mit minimaler Strukturgröße.
Abstract:
Verfahren zum Ablösen einer Halbleitereinheit-Schicht (16) von einem Grundsubstrat (10), wobei das Verfahren aufweist:Bilden einer phosphidhaltigen Opferschicht (14) auf einer Oberseite eines Grundsubstrats (10);Bilden einer Halbleitereinheit-Schicht (16) auf einer Oberseite der phosphidhaltigen Opferschicht (14); undEntfernen der phosphidhaltigen Opferschicht (14) zwischen der Halbleitereinheit-Schicht (16) und dem Grundsubstrat (10), wobei das Entfernen ein Ätzen mit einem nicht HF-haltigen Ätzmittel aufweist, und wobei während des Entfernens der phosphidhaltigen Opferschicht (14) eine obere Oberfläche der Halbleitereinheit-Schicht (16), welche in Kontakt ist mit der gegenüberliegenden Bodenfläche der Halbleitereinheit-Schicht (16), unbedeckt ist.
Abstract:
Eine anschauliche Vorrichtung umfasst unter anderem eine aktive Vorrichtung, die einen ersten Anschluss, einen ersten Vorspannungstransistor, der mit dem ersten Anschluss verbunden ist, und einen ersten Widerstand umfasst, der ein erstes Phasenübergangsmaterial umfasst, das mit dem ersten Vorspannungstransistor parallel verbunden ist, wobei das erste Phasenübergangsmaterial eine erste Phase mit niedriger Leitfähigkeit für Temperaturen unterhalb einer ersten Phasenübergangstemperatur und eine erste Phase mit hoher Leitfähigkeit für Temperaturen oberhalb der ersten Phasenübergangstemperatur aufweist.
Abstract:
Verfahren zum Bereitstellen einer Halbleiterstruktur, das aufweist:Bereitstellen eines Basissubstrats (10) mit einer gleichmäßigen Dicke und einer planaren obersten Oberfläche (12), die sich über eine Gesamtheit des Basissubstrats (10) hinweg erstreckt;Bilden von Teilbereichen einer Stressorschicht (18), die Formen auf Teilbereichen der obersten Oberfläche (12) des Basissubstrats (10), jedoch nicht auf der gesamten aufweisen, wobei das Bilden der Teilbereiche (18L, 18R) der Stressorschicht (18) aufweist:Bereitstellen einer deckenden Schicht aus Stressormaterial (18) oben auf einer Gesamtheit der obersten Oberfläche (12) des Basissubstrats (10);Strukturieren der deckenden Schicht aus Stressormaterial (18) mittels Lithographie und Ätzen;Bilden eines Handhabungssubstrats (20) oben auf den Teilbereichen der Stressorschicht (18); und danachAbtrennen von Teilbereichen (24L, 24R) von Materialschichten von dem Basissubstrat (10), wobei die Teilbereiche (24L, 24R) der Materialschichten Formen der Teilbereiche (18L, 18R) der Stressorschicht (18) aufweisen und wobei ein verbleibender Teilbereich des Basissubstrats (10) darin befindlichen Öffnungen (26) aufweist, die mit den Formen der Stressorschicht (18) korreliert.