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公开(公告)号：KR101729653B1
公开(公告)日：2017-04-25
申请号：KR1020130166513
申请日：2013-12-30
Applicant: 한국전자통신연구원
IPC: H01L29/778 , H01L29/417 , H01L29/49 , H01L29/66 , H01L29/737 , H01L29/20 , H01L29/205
CPC classification number: H01L29/66462 , H01L29/2003 , H01L29/4175 , H01L29/41758 , H01L29/4236 , H01L29/66431 , H01L29/737 , H01L29/778 , H01L29/7786
Abstract: 본발명은질화물반도체소자에관한것으로관통비아홀들을갖는기판, 상기기판상에차례로적층되는제 1 및제 2 질화물반도체층들, 상기제 2 질화물반도체층상에제공되는드레인전극들및 소스전극들및 상기제 2 질화물반도체층상에제공되고, 상기드레인전극들상에제공되는상부비아홀들을갖는절연패턴을포함하고, 상기관통비아홀들은상기제 1 및제 2 질화물반도체층들내로연장되어상기소스전극들의하면을노출하는질화물반도체소자가제공된다.
Abstract translation: 本发明涉及一种氮化物半导体器件，其包括具有通孔的衬底，顺序地堆叠在衬底上的第一和第二氮化物半导体层，设置在第二氮化物半导体层上的漏极和源极， 2氮化物半导体层并且具有设置在漏电极上的上通路孔，通路孔延伸到第一和第二氮化物半导体层中以暴露源电极的下表面 提供氮化物半导体器件。
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公开(公告)号：KR101616156B1
公开(公告)日：2016-04-27
申请号：KR1020120018591
申请日：2012-02-23
Applicant: 한국전자통신연구원
IPC: H01L29/812 , H01L21/338
Abstract: 본발명은질화물전자소자및 그제조방법에관한것으로서, 상세하게는갈륨(Gallium: Ga), 알루미늄(Aluminum: Al), 인듐(Indium: In) 등의 3족원소및 질소를포함하는 3족질화물(III-Nitride) 반도체전자소자에서사용되는반절연성질화갈륨(GaN)층의재성장기술(Epitaxially Lateral Over-Growth: ELOG)을통해다양한형태의질화물집적구조를동일기판위에구현할수 있는질화물전자소자및그 제조방법에관한것이다.
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公开(公告)号：KR1020150077735A
公开(公告)日：2015-07-08
申请号：KR1020130166513
申请日：2013-12-30
Applicant: 한국전자통신연구원
IPC: H01L29/778 , H01L29/417 , H01L29/49 , H01L29/66 , H01L29/737 , H01L29/20 , H01L29/205
CPC classification number: H01L29/66462 , H01L29/2003 , H01L29/4175 , H01L29/41758 , H01L29/4236 , H01L29/66431 , H01L29/737 , H01L29/778 , H01L29/7786 , H01L29/205 , H01L29/41725 , H01L29/49
Abstract: 본발명은질화물반도체소자에관한것으로관통비아홀들을갖는기판, 상기기판상에차례로적층되는제 1 및제 2 질화물반도체층들, 상기제 2 질화물반도체층상에제공되는드레인전극들및 소스전극들및 상기제 2 질화물반도체층상에제공되고, 상기드레인전극들상에제공되는상부비아홀들을갖는절연패턴을포함하고, 상기관통비아홀들은상기제 1 및제 2 질화물반도체층들내로연장되어상기소스전극들의하면을노출하는질화물반도체소자가제공된다.
Abstract translation: 本发明涉及一种氮化物半导体器件。 它包括具有穿透通孔的基片，连续堆叠在基片上的第一和第二氮化物半导体层，设置在第二氮化物半导体层上的漏电极和源电极以及设置在第二氮化物半导体上的绝缘图案 并且具有设置在漏电极上的上通孔。 穿透通孔延伸到第一和第二氮化物半导体层的内部并暴露源电极的下表面。
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公开(公告)号：KR1020140075946A
公开(公告)日：2014-06-20
申请号：KR1020120143702
申请日：2012-12-11
Applicant: 한국전자통신연구원
IPC: H01L29/778 , H01L21/335
CPC classification number: H01L29/778 , H01L29/402 , H01L29/42316 , H01L29/66431
Abstract: A high electron mobility transistor is provided. The transistor includes a source electrode and a drain electrode disposed on a substrate to be spaced apart; a T-shaped gate electrode disposed between the source electrode and the drain electrode on the substrate; and a plurality of insulating films interposed between the substrate and the T-shaped gate electrode. The plurality of insulating films is composed of a first insulating film, a second insulating film, and a third insulating film. The third insulating film is interposed between the substrate and the head part of the T-shaped gate electrode to be in contact with the leg part of the T-shaped gate electrode. The second insulating film is interposed between the substrate and the head part of the T-shaped gate electrode to be in contact with the third insulating film. The first insulating film and the third insulating film stacked in order are interposed between the substrate and the head part of the T-shaped gate electrode to be in contact with the second insulating film.
Abstract translation: 提供高电子迁移率晶体管。 晶体管包括设置在基板上的源电极和漏电极以被间隔开; 设置在基板上的源电极和漏电极之间的T字栅电极; 以及插入在所述基板和所述T形栅电极之间的多个绝缘膜。 多个绝缘膜由第一绝缘膜，第二绝缘膜和第三绝缘膜构成。 第三绝缘膜插入到基板和T形栅电极的头部之间，以与T形栅电极的腿部接触。 第二绝缘膜插入到基板和T形栅电极的头部之间以与第三绝缘膜接触。 按顺序堆叠的第一绝缘膜和第三绝缘膜介于基板和T形栅电极的头部之间以与第二绝缘膜接触。
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公开(公告)号：KR101394964B1
公开(公告)日：2014-05-15
申请号：KR1020100099315
申请日：2010-10-12
Applicant: 한국전자통신연구원
Inventor： 장우진
CPC classification number: H01L21/50 , H01L23/49805 , H01L23/5389 , H01L24/24 , H01L24/25 , H01L24/73 , H01L24/82 , H01L25/0652 , H01L25/16 , H01L2224/24147 , H01L2224/24195 , H01L2224/73259 , H01L2224/76155 , H01L2224/82102 , H01L2924/01006 , H01L2924/01013 , H01L2924/01029 , H01L2924/01033 , H01L2924/01047 , H01L2924/01079 , H01L2924/014 , H01L2924/07802 , H01L2924/09701 , H01L2924/12042 , H01L2924/14 , H01L2924/00
Abstract: 반도체 패키지가 제공된다. 복수의 시트들을 포함하는 패키지 몸체와, 상기 패키지 몸체 내에 실장된 반도체칩들이 제공된다. 패키지 몸체의 제 1 면에 외부 연결 단자가 제공된다. 시트들은 제 1 면과 평행한 방향으로 적층된다.
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Patent Agency Ranking
公开(公告)号：KR1020120066362A
公开(公告)日：2012-06-22
申请号：KR1020100127661
申请日：2010-12-14
Applicant: 한국전자통신연구원
IPC: H01L29/78 , H01L21/336
CPC classification number: H01L29/42376 , H01L29/2003 , H01L29/40 , H01L29/402 , H01L29/42316 , H01L29/66462 , H01L29/7787 , H01L29/812
Abstract: PURPOSE: A semiconductor device and a manufacturing method thereof are provided to improve a high voltage property of the semiconductor device by increasing a breakdown voltage. CONSTITUTION: A source electrode(210) is separated from a drain electrode(220) on a substrate(200). An insulation layer(230) is formed on the substrate, the source electrode, and the drain electrode. A field plate electrode(240) is formed on the insulation layer. A gate electrode(250) is contacted with the field plate electrode. The gate electrode includes a first support unit(251), a second support unit(252), and a head unit(253).
Abstract translation: 目的：提供半导体器件及其制造方法，以通过增加击穿电压来提高半导体器件的高电压特性。 构成：源电极（210）与衬底（200）上的漏电极（220）分离。 在基板，源电极和漏电极上形成绝缘层（230）。 在绝缘层上形成场板电极（240）。 栅电极（250）与场板电极接触。 栅电极包括第一支撑单元（251），第二支撑单元（252）和头单元（253）。
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公开(公告)号：KR100922575B1
公开(公告)日：2009-10-21
申请号：KR1020070125466
申请日：2007-12-05
Applicant: 한국전자통신연구원
IPC: H01L29/78
CPC classification number: H01L29/778 , H01L29/20 , H01L29/42316 , H01L29/66462
Abstract: 본 발명은 소스 저항, 기생 캐패시턴스 및 게이트 저항을 감소시켜 소자의 안정성 및 고주파 특성을 향상시킬 수 있는 티형 게이트 전극을 구비한 반도체 소자 및 그 제조 방법을 제공하는 것으로서, 상기 반도체 소자는, 기판 위에 소스 전극, 드레인 전극, 티형 게이트 전극을 형성하는데 있어서, 상기 티형 게이트 전극의 머리부 하단에 위치한 지지부의 측면에 실리콘 산화막 또는 실리콘 질화막으로 이루어지는 제1,2 보호막을 적층하여 형성하고, 또한, 상기 소스 전극 및 드레인 전극의 측면에 상기 실리콘 산화막 또는 실리콘 질화막으로 이루어진 상기 제2 보호막을 형성함으로써, 소자의 활성 영역을 보호하고, 게이트-드레인, 게이트-소스 간의 기생 캐패시턴스를 감소시킨다.
부정형 고 전자 이동도 트랜지스터, 티형 게이트, 기생 캐패시턴스, 실리콘 질화막, 실리콘 산화막-
公开(公告)号：KR1020080052136A
公开(公告)日：2008-06-11
申请号：KR1020070021795
申请日：2007-03-06
Applicant: 한국전자통신연구원
IPC: H01L29/778
CPC classification number: H01L29/66462 , H01L21/28587 , H01L23/3171 , H01L29/42376
Abstract: A method for fabricating a pseudomorphic high electron mobility transistor is provided to reduce capacitance between a gate and a source and between a gate and a drain by leaving a passivation layer only in a partial region under the head of a gate electrode. Source and drain electrodes(12a,12b) are formed on a substrate(11) having an epitaxial growth layer. A passivation layer is formed on the resultant structure. After a first photoresist layer is formed on the passivation layer, the first photoresist layer and the passivation layer are patterned to expose the upper portion of the substrate by using a mask pattern. After the first photoresist layer on the passivation layer is removed, a second photoresist layer having a fine pattern narrower than the pattern of the passivation layer is formed on the resultant structure. After the remaining passivation layer is etched, the second photoresist layer is removed. After a third photoresist layer of a multilayered structure is formed on the resultant structure, the third photoresist layer is patterned to form a gate electrode(20) of a T shape. The upper portion of the substrate is etched by using the passivation layer etched by the fine pattern to form a recess in the upper surface of the substrate. After metal for a gate electrode is deposited on the resultant structure, the third photoresist layer and the metal for the gate electrode are removed to form a gate electrode of a T shape connected to the substrate by the recess.
Abstract translation: 提供了一种用于制造伪像高电子迁移率晶体管的方法，以通过仅在栅电极的头部下方的局部区域中留下钝化层来减小栅极和源极之间以及栅极和漏极之间的电容。 源极和漏极电极（12a，12b）形成在具有外延生长层的衬底（11）上。 在所得结构上形成钝化层。 在钝化层上形成第一光致抗蚀剂层之后，通过使用掩模图案，将第一光致抗蚀剂层和钝化层图案化以暴露衬底的上部。 在除去钝化层上的第一光致抗蚀剂层之后，在所得结构上形成具有比钝化层图案窄的精细图案的第二光致抗蚀剂层。 在蚀刻剩余的钝化层之后，去除第二光致抗蚀剂层。 在所得结构上形成第三光致抗蚀剂层的多层结构之后，对第三光致抗蚀剂层进行构图以形成T形栅电极（20）。 通过使用由精细图案蚀刻的钝化层来蚀刻衬底的上部，以在衬底的上表面中形成凹陷。 在所得结构上沉积用于栅电极的金属之后，去除第三光致抗蚀剂层和用于栅电极的金属，以形成通过凹部连接到基板的T形栅电极。
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公开(公告)号：KR100769042B1
公开(公告)日：2007-10-22
申请号：KR1020060044929
申请日：2006-05-19
Applicant: 한국전자통신연구원
IPC: C25D5/54
Abstract: 본 발명은 전기도금법에 의한 골드 범프 및 그 제조 방법에 관한 것이다. 본 발명은 기판 상에 위치하며 골드로 이루어진 씨드 금속층과, 씨드 금속층 상부에 위치하는 도금 범프층, 및 도금 범프층 상부에 위치하며 저융점 금속에 기초하여 형성된 돔 형태의 골드-리치 공정 합금을 포함하는 골드 범프 구조를 제공하며, 전기도금된 골드 범프의 표면에 주석을 도금하거나 진공증착한 후 환류 열처리에 의하여 돔 형태의 골드-리치 골드-주석 공정 합금을 형성하는 골드 범프 제조 방법을 제공한다. 본 발명에 의하면, 원형 웨이퍼 또는 유리 기판에서 위치에 따른 도금 범퍼의 두께 차이를 대폭 줄일 수 있어 패키징 공정의 균일도를 향상시킬 수 있다.
골드 범프, gold bump, 칩-온-글라스, Chip-On-Glass, 공정합금, eutectic alloy, 환류 열처리, reflow heating-
公开(公告)号：KR100592735B1
公开(公告)日：2006-06-26
申请号：KR1020040093330
申请日：2004-11-16
Applicant: 한국전자통신연구원
IPC: H01L21/336
CPC classification number: H01L29/66462 , H01L29/7785
Abstract: 본 발명은 반도체 소자의 트랜지스터 및 그 제조방법에 관한 것으로, 보다 상세하게는 반절연 기판 상에 완충층, 제1 실리콘 도핑층, 제1 전도층, 상기 제1 실리콘 도핑층과 다른 도핑 농도를 가지는 제2 실리콘 도핑층 및 제2 전도층이 순차적으로 적층된 에피 기판과, 상기 제1 실리콘 도핑층의 소정 깊이까지 침투되도록 상기 제2 전도층의 양측 상에 형성되어 오믹 접촉을 형성하는 소오스 전극 및 드레인 전극과, 상기 소오스 전극 및 상기 드레인 전극 사이의 제2 전도층 상에 형성되어 상기 제2 전도층과 콘택을 형성하는 게이트 전극을 포함함으로써, 격리도의 증가와 스위칭 속도를 증가시킬 수 있으며, 게이트 턴-온 전압의 증가, 항복전압의 증가 및 수평전도성분의 감소로 인하여 스위치 소자에 인가되는 최대 전압 한계값을 증가시켜 스위치 장치의 전력수송능력의 개선에 따른 고전력 저왜곡 특성 및 격리도의 증가를 기대할 수 있는 효과가 있다.
화합물 반도체 소자, 삽입손실, 격리도, 고전력 스위치, 저왜곡 스위치, 저손실 스위치, 고속스위치Abstract translation: 晶体管及其制造方法技术领域本发明涉及一种半导体器件的晶体管及其制造方法，特别是涉及一种具有缓冲层，第一硅掺杂层，第一导电层， 第二导电层，形成在所述第一导电层上并且包括依次堆叠在所述第一导电层上的第一硅掺杂层和第二导电层;源电极和漏极，形成在所述第二导电层的两侧上， 并且在源电极和漏电极之间的第二导电层上形成的栅电极与第二导电层形成接触，从而增加了隔离度并提高了开关速度， - 由于导通电压的增加，击穿电压的增加和水平导通分量的减小，增加施加到开关元件的最大电压限制， 随着功率传输能力的提高，高功率低失真特性和隔离度可望增加。
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