公开(公告)号：DE10246718A1

公开(公告)日：2004-04-22

申请号：DE10246718

申请日：2002-10-07

Applicant: INFINEON TECHNOLOGIES AG

Inventor： TEWS HELMUT ,  SCHRUEFER KLAUS ,  HOLZ JUERGEN

IPC: H01L21/336 ,  H01L29/06 ,  H01L29/78

Abstract: Field effect transistor comprises a semiconductor substrate (1), a source recess (SV) and a drain recess (DV) formed in the substrate, a recessed insulating layer (VI) formed in the base region of the source and drain recess, an electrically conducting filler layer (F) formed on the surface of the insulating layer, a gate dielectric (3) formed on the substrate surface between the source and drain recesses, and a gate layer (4) formed on the surface of the gate dielectric. An Independent claim is also included for a process for the production of a field effect transistor.

公开(公告)号：DE10344862A1

公开(公告)日：2004-04-15

申请号：DE10344862

申请日：2003-09-26

Applicant: INFINEON TECHNOLOGIES AG ,  IBM

Inventor： DIVAKARUNI RAMACHANDRA ,  FEHLAUER GERD T ,  KUDELKA STEPHAN ,  MANDELMAN JACK A ,  SCHROEDER UWE ,  TEWS HELMUT

IPC: H01L21/334 ,  H01L21/8242 ,  H01L27/108 ,  H01L29/94

Abstract: A trench capacitor memory cell structure is provided with includes a vertical collar region that suppresses current leakage of an adjacent vertical parasitic transistor that exists between the vertical MOSFET and the underlying trench capacitor. The vertical collar isolation, which has a vertical length of about 0.50 mum or less, includes a first portion that is present partially outside the trench and a second portion that is present inside the trench. The first portion of the collar oxide is thicker than said second portion oxide thereby reducing parasitic current leakage.

公开(公告)号：DE10226914A1

公开(公告)日：2004-01-08

申请号：DE10226914

申请日：2002-06-17

Applicant: INFINEON TECHNOLOGIES AG

Inventor： TEWS HELMUT

IPC: H01L21/8234 ,  H01L21/28 ,  H01L21/336 ,  H01L21/8238 ,  H01L21/8247 ,  H01L27/088 ,  H01L27/092 ,  H01L27/115 ,  H01L29/51 ,  H01L29/78 ,  H01L29/788 ,  H01L29/792

Abstract: A method for fabricating a spacer structure includes: forming a gate insulation layer having a gate deposition-inhibiting layer, a gate layer and a covering deposition-inhibiting layer on a semiconductor substrate, and patterning the gate layer and the covering deposition-inhibiting layer in order to form gate stacks. An insulation layer is deposited selectively using the deposition-inhibiting layers, thereby permitting highly accurate formation of the spacer structure.

公开(公告)号：DE10246306A1

公开(公告)日：2003-04-30

申请号：DE10246306

申请日：2002-10-04

Applicant: INFINEON TECHNOLOGIES AG ,  IBM

Inventor： CHUDZIK MICHAEL ,  GLUSCHENKOV OLEG ,  JAMMY RAJARAO ,  SCHROEDER UWE ,  TEWS HELMUT

IPC: H01L21/316 ,  H01L21/321 ,  H01L21/8242 ,  H01G4/06

Abstract: An improved capacitor is formed by a process where an improved node dielectric layer is formed with an improved dielectric constant by performing an Free Radical Enhanced Rapid Thermal Oxidation (FRE RTO) step during formation of the node dielectric layer. Use of an FRE RTO step instead of the conventional furnace oxidation step produces a cleaner oxide with a higher dielectric constant and higher capacitance. Other specific embodiments of the invention include improved node dielectric layer by one or more additional nitridation steps, done by either Remote Plasma Nitridation (RPN), Rapid Thermal Nitridation (RTN), Decoupled Plasma Nitridation (DPN) or other nitridation method; selective oxidation; use of a metal layer rather than a SiN layer as the dielectric base; and selective oxidation of the metal layer.

公开(公告)号：DE10244569A1

公开(公告)日：2003-04-24

申请号：DE10244569

申请日：2002-09-25

Applicant: INFINEON TECHNOLOGIES AG ,  IBM

Inventor： GLUSCHENKOV OLEG ,  TEWS HELMUT ,  WEYBRIGHT MARY

IPC: H01L21/28 ,  H01L21/762 ,  H01L21/8234 ,  H01L29/423 ,  H01L29/51 ,  H01L21/336

Abstract: A semiconductor gate is capped with a pad oxide layer (20), which is bounded by one or more isolation trenches filled with silicon oxide. The pad oxide layer is thickened to a specified thickness to form a sacrificial oxide layer, then the sacrificial oxide layer is stripped and the semiconductor gate is capped with gate oxide layer. An Independent claim is also included for semiconductor structure.

公开(公告)号：DE102009001522B4

公开(公告)日：2016-03-10

申请号：DE102009001522

申请日：2009-03-12

Applicant: INFINEON TECHNOLOGIES AG

Inventor： BARTH HANS-JOACHIM ,  TEWS HELMUT

IPC: H01L25/16 ,  H01L21/58 ,  H01L21/60 ,  H01L27/06 ,  H01L29/92

Abstract: Halbleiterstruktur (110) mit: einem Halbleiterchip (200), der zumindest teilweise in einer Trägervorrichtung (410) eingebettet ist, und einem Kondensator (300), der elektrisch an den Chip (200) gekoppelt ist, wobei der Kondensator (300) außerhalb der lateralen Begrenzung des Chips (200) angeordnet ist, mit einer leitenden Umverteilungsschicht (500), wobei die Umverteilungsschicht (500) einen ersten Teilbereich (500A) und einen zweiten Teilbereich (500B) beinhaltet, der mit Abstand von dem ersten Teilbereich (500A) angeordnet ist, wobei der erste Teilbereich (500A) einen ersten Teil hat, der eine erste Kondensatorplatte des Kondensators (300) bildet, wobei der erste Teilbereich (500A) einen zweiten Teil hat, der die erste, obere Kondensatorplatte elektrisch an den Chip (200) koppelt, wobei der zweite Teilbereich (500B) eine zweite, untere Kondensatorplatte (320) des Kondensators (300) elektrisch an den Chip (200) koppelt, wobei ein Kondensatordielektrikum (330) ein Material mit hohem k oder eine Kombination von verschiedenen dielektrischen Materialien umfasst.

公开(公告)号：DE102008054320B4

公开(公告)日：2015-03-05

申请号：DE102008054320

申请日：2008-11-03

Applicant: INFINEON TECHNOLOGIES AG

Inventor： BARTH HANS-JOACHIM DR ,  BAUMGARTNER PETER ,  BENETIK THOMAS ,  KALTALIOGLU ERDEM ,  RIESS PHILIPP ,  RUDERER ERWIN ,  TEWS HELMUT ,  GLASOW ALEXANDER VON

IPC: H01L21/822 ,  H01L27/08

Abstract: Verfahren zum Herstellen eines Kondensators (360), wobei das Verfahren folgendes aufweist: Ausbilden einer ersten Platte (310a) und einer zweiten Platte (310b) über einem Werkstück; und Ausbilden eines Kondensatordielektrikums (324a, 324b, 324c) zwischen der ersten Platte (310a) und der zweiten Platte (310b), wobei das Ausbilden der ersten Platte (310a) und der zweiten Platte (310b) jeweils folgendes aufweisen: Bilden mehrerer erster in horizontaler Richtung verlaufender paralleler leitender Elemente (312); Ausbilden mehrerer zweiter in horizontaler Richtung verlaufender paralleler leitender Elemente (314) über den mehreren ersten parallelen leitenden Elementen (312); Koppeln eines ersten Basiselements (316) an ein Ende mindestens einiger der mehreren ersten parallelen leitenden Elemente (312); Koppeln eines zweiten Basiselements (318) an ein Ende von mindestens einigen der mehreren zweiten parallelen leitenden Elemente (314); und Ausbilden mindestens eines verbindenden Elements (320) zwischen den mehreren ersten parallelen leitenden Elementen (312) und den mehreren zweiten parallelen leitenden Elementen (314), wobei das Ausbilden des mindestens einen verbindenden Elements (320) das Ausbilden mindestens eines in horizontaler Richtung länglichen Vias (322) aufweist und wobei das Ausbilden der ersten Platte (310a) und der zweiten Platte (310b) das Verschachteln der mehreren ersten parallelen leitenden Elemente (312) der ersten Platte (310a) mit den mehreren ersten parallelen leitenden Elementen (312) der zweiten Platte (310b) und das Verschachteln der mehreren zweiten parallelen leitenden Elemente (314) der ersten Platte (310a) mit den mehreren zweiten parallelen leitenden Elementen (314) der zweiten Platte (310b) aufweist, wobei die mehreren ersten parallelen leitenden Elemente (312) und die ersten Basiselemente (316) in einem ersten Isoliermaterial (324a) ausgebildet werden, wobei das Ausbilden der verbindenden Elemente (320) und der zweiten parallelen leitenden Elemente (314) das Ausbilden eines zweiten Isoliermaterials (324b, 324c) mit einem unteren Abschnitt und einem oberen Abschnitt über dem ersten Isoliermaterial ...

公开(公告)号：DE102008046761A1

公开(公告)日：2009-04-09

申请号：DE102008046761

申请日：2008-09-11

Applicant: INFINEON TECHNOLOGIES AG

Inventor： BARTH HANS-JOACHIM ,  JETTEN HANS-GERD ,  TEWS HELMUT

IPC: H01L23/538 ,  H01L21/441 ,  H01L21/822 ,  H01L23/532 ,  H01L27/08

Abstract: The semiconductor structure (130) has a semiconductor chip (200) that is partially embedded within a support. An inductor (520) is electrically coupled to the semiconductor chip and portion of the inductor overlies in a magnetic region (300) which is outside the boundary of the semiconductor chip. An independent claim is included for manufacturing method of semiconductor structure.

公开(公告)号：DE102008046862A1

公开(公告)日：2009-04-02

申请号：DE102008046862

申请日：2008-09-12

Applicant: INFINEON TECHNOLOGIES AG

Inventor： BARTH HANS-JOACHIM ,  JETTEN HANS-GERD ,  TEWS HELMUT

IPC: H01L27/08 ,  H01L21/822 ,  H01L27/22

Abstract: The semiconductor structure (130) has a semiconductor chip (200) that is partially embedded within a support. An inductor (520) is electrically coupled to the semiconductor chip and portion of the inductor overlies in a magnetic region (300) which is outside the boundary of the semiconductor chip. An independent claim is included for manufacturing method of semiconductor structure.

公开(公告)号：DE10344862B4

公开(公告)日：2007-12-20

申请号：DE10344862

申请日：2003-09-26

Applicant: INFINEON TECHNOLOGIES AG ,  IBM

Inventor： DIVAKARUNI RAMACHANDRA ,  FEHLAUER GERD T ,  KUDELKA STEPHAN ,  MANDELMAN JACK A ,  SCHROEDER UWE ,  TEWS HELMUT

IPC: H01L27/108 ,  H01L21/334 ,  H01L21/8242 ,  H01L29/94

Abstract: A trench capacitor memory cell structure is provided with includes a vertical collar region that suppresses current leakage of an adjacent vertical parasitic transistor that exists between the vertical MOSFET and the underlying trench capacitor. The vertical collar isolation, which has a vertical length of about 0.50 mum or less, includes a first portion that is present partially outside the trench and a second portion that is present inside the trench. The first portion of the collar oxide is thicker than said second portion oxide thereby reducing parasitic current leakage.