삽입손실의 변화가 작은 위상변위기
    61.
    发明公开
    삽입손실의 변화가 작은 위상변위기 失效
    具有低插入损耗变化的相位移单元

    公开(公告)号:KR1020020028258A

    公开(公告)日:2002-04-17

    申请号:KR1020000059175

    申请日:2000-10-09

    CPC classification number: H03H7/18 H03H7/12 H03H7/175 H03H11/1213 H03H11/22

    Abstract: PURPOSE: A phase displacement unit having a low insertion loss variation is provided, which has extremely low variation of an insertion loss within a designed frequency range, by making an insertion loss when operating as a low pass filter similar to an insertion loss when operating as a high pass filter. CONSTITUTION: MESFET(105a,106,105b) are connected in serial between an input port(101) and an output port(102). A capacitor(110a) is connected between a source and a drain of the MESFET(105a). An inductor(111a), a resistor(400a), a resistor(400b) and an inductor(111b) are connected in serial from a source to a drain of the MESFET(106). And a capacitor(110b) is connected between a source and a drain of the MESFET(105b). Also, MESFET(107,108) are connected in serial between a connection node(A) of the resistors(400a,400b) and a ground, and an inductor(112) is connected between a source and a drain of a MESFET(108). Gates of each MESFET are connected to a resistor, and each MESFET receives a bias signal applied to signal ports(103,104) through the resistor.

    Abstract translation: 目的:提供一种具有低插入损耗变化的相位移单元,其在设计频率范围内的插入损耗的变化极小,通过在作为低通滤波器工作时与插入损耗相似地插入损耗,当作为 高通滤波器。 构成:MESFET(105a,106,105b)串联连接在输入端口(101)和输出端口(102)之间。 电容器(110a)连接在MESFET(105a)的源极和漏极之间。 电感器(111a),电阻器(400a),电阻器(400b)和电感器(111b)从MESFET(106)的源极到漏极串联连接。 并且电容器(110b)连接在MESFET(105b)的源极和漏极之间。 此外,MESFET(107,108)串联连接在电阻器(400a,400b)的连接节点(A)和接地之间,并且电感器(112)连接在MESFET(108)的源极和漏极之间。 每个MESFET的栅极连接到电阻器,并且每个MESFET通过电阻器接收施加到信号端口(103,104)的偏置信号。

    반도체 소자 및 그 제조방법
    62.
    发明授权
    반도체 소자 및 그 제조방법 有权
    半导体器件及其制造方法

    公开(公告)号:KR101695708B1

    公开(公告)日:2017-01-13

    申请号:KR1020140002913

    申请日:2014-01-09

    Abstract: 본발명은반도체소자및 그제조방법을제공한다. 이반도체소자는기판상에제공된활성영역, 상기기판의일측에매립된단일공동으로구성된유입채널, 상기기판의타측에매립된단일공동으로구성된유출채널, 상기기판에매립된다수의공동들로구성되며일단은상기유입채널의측면에연결되고타단은상기유출채널의측면에연결되는복수개의마이크로채널들을포함하는마이크로채널어레이, 및상기마이크로채널들을이격시켜구분하는마이크로히트싱크어레이를포함할수 있다.

    Abstract translation: 提供半导体器件及其制造方法。 半导体器件包括:设置在衬底上的有源区; 入口通道形成为隐藏在所述基板的一侧中的单个空腔; 出口通道形成为埋在基板的另一侧中的单个腔; 微通道阵列,其包括多个微通道,其中所述多个微通道形成为埋在所述衬底中的多个空腔,并且所述微通道阵列的一端连接到所述入口通道的一侧,而另一端 的微通道阵列连接到出口通道的一侧; 以及将微通道彼此分离的微型散热器阵列。

    전력 반도체 소자 및 그 제조 방법
    63.
    发明授权
    전력 반도체 소자 및 그 제조 방법 有权
    功率半导体器件及其制造方法

    公开(公告)号:KR101616157B1

    公开(公告)日:2016-04-27

    申请号:KR1020120077726

    申请日:2012-07-17

    Abstract: 게이트전극과드레인전극사이에형성되는필드플레이트를통해소자의항복전압을높이는동시에제조공정을더욱용이하게할 수있는전력반도체소자및 그제조방법을제공한다. 본발명의일 실시예에의한전력반도체소자는, 기판상에형성되는소스전극과드레인전극, 상기소스전극과상기드레인전극사이에상기두 전극보다낮은높이로형성되며, 상기기판이노출되는식각부를포함하는유전층, 상기식각부상에형성되는게이트전극, 상기게이트전극과상기드레인전극사이의유전층상에형성되는필드플레이트및 상기필드플레이트와상기소스전극을연결하는메탈을포함한다.

    전계효과 트랜지스터 및 그 제조 방법
    64.
    发明授权
    전계효과 트랜지스터 및 그 제조 방법 有权
    场效应晶体管及其制造方法

    公开(公告)号:KR101596079B1

    公开(公告)日:2016-02-22

    申请号:KR1020120062664

    申请日:2012-06-12

    Abstract: 별도의리소그라피공정과그에따른추가적인공정단계없이전계전극을형성함으로써제조비용을낮추고소자의안정성및 생산성을향상시킬수 있는전계효과트랜지스터및 그제조방법을제공한다. 본발명의일 실시예에의한전계효과트랜지스터의제조방법은, 기판상에활성층, 캡층, 오믹금속층및 절연막을순차적으로형성하는단계; 상기절연막상에다층의감광막을형성하는단계; 상기다층의감광막을패터닝하여게이트전극을위한제 1 개구부및 전계전극을위한제 2 개구부를포함하는감광막패턴을형성하는단계; 상기감광막패턴을식각마스크로이용하여상기절연막을식각하되, 상기제 1 개구부를통해상기캡층이노출되도록상기제 1 개구부내의절연막을더욱깊게식각하는단계; 상기제 1 개구부를통해절연막이식각되어노출된캡층을식각하여게이트리쎄스영역을형성하는단계; 및상기게이트리쎄스영역과, 상기식각된절연막상에금속을증착하여게이트-전계전극층을형성하는단계를포함한다.

    질화물계 화합물 전력반도체 장치 및 그 제조 방법
    66.
    发明公开
    질화물계 화합물 전력반도체 장치 및 그 제조 방법 审中-实审
    WAFER级包装电源装置及其制造方法

    公开(公告)号:KR1020130126840A

    公开(公告)日:2013-11-21

    申请号:KR1020120047360

    申请日:2012-05-04

    Abstract: The present invention relates to a GaN (gallium nitride)-based compound power semiconductor device and a manufacturing method thereof. The gallium nitride-based compound power semiconductor device comprises a gallium nitride-based compound element growing on a wafer; a contact pad including a source, a drain and a gate on the gallium nitride-based compound element; a module substrate to which the gallium nitride-based compound element is bonded with a flip chip; a bonding pad formed on the module substrate; and a bump formed on the bonding pad of the module substrate to bond the contact pad and the bonding pad with the flip chip. According to the present invention, processing costs are low by forming the bump on the substrate with a front process (wafer level). According to the present invention, heat generated in an AlGaN HEMT element is quickly discharged becuase a subsource contact pad and subdrain contact pad of the substrate is formed on the substrate. According to the present invention, the heat generated in the AlGaN HEMT element is effectively discharged by forming a via hole on the substrate and filling the via hole with conductive metal.

    Abstract translation: 本发明涉及一种GaN(氮化镓))复合功率半导体器件及其制造方法。 氮化镓基复合功率半导体器件包括在晶片上生长的氮化镓基化合物元素; 接触焊盘,其包括在所述氮化镓基复合元件上的源极,漏极和栅极; 所述氮化镓系复合元件与倒装芯片接合的模块基板; 形成在所述模块基板上的焊盘; 以及形成在模块基板的焊盘上的凸块,以将接触焊盘和焊盘与倒装芯片接合。 根据本发明,通过用前处理(晶片级)在基板上形成凸块来加工成本低。 根据本发明,在AlGaN HEMT元件中产生的热量由于子源接触焊盘而快速放电,并且在衬底上形成衬底的亚临界接触焊盘。 根据本发明,通过在基板上形成通孔并用导电金属填充通孔来有效地排出在AlGaN HEMT元件中产生的热量。

    전계효과 트랜지스터 및 그 제조 방법
    67.
    发明公开
    전계효과 트랜지스터 및 그 제조 방법 有权
    场效应晶体管及其制造方法

    公开(公告)号:KR1020130031771A

    公开(公告)日:2013-03-29

    申请号:KR1020120062664

    申请日:2012-06-12

    Abstract: PURPOSE: A field effect transistor and a method for fabrication the same are provided to improve productivity and stability by not using a lithography process. CONSTITUTION: An active layer(31), a cap layer(32), an ohmic metal layer(33) and an insulating layer(34) are formed on a substrate(30). An insulating layer is etched by using a photoresist pattern as an etching mask. A metal is deposited on a gate recess region(37c) and the insulating layer to form a gate-electric field electrode layer(39).

    Abstract translation: 目的:提供场效应晶体管及其制造方法,以通过不使用光刻工艺来提高生产率和稳定性。 构成:在基板(30)上形成有源层(31),盖层(32),欧姆金属层(33)和绝缘层(34)。 通过使用光致抗蚀剂图案作为蚀刻掩模蚀刻绝缘层。 金属沉积在栅极凹部区域(37c)和绝缘层上以形成栅极 - 电场电极层(39)。

    전계 효과 트랜지스터의 제조방법
    68.
    发明授权
    전계 효과 트랜지스터의 제조방법 有权
    制造场效应晶体管的方法

    公开(公告)号:KR101226955B1

    公开(公告)日:2013-01-28

    申请号:KR1020090123356

    申请日:2009-12-11

    CPC classification number: H01L29/66462

    Abstract: 본 발명은 전계 효과 트랜지스터의 제조 방법을 개시한다. 이 방법은 기판 상에 활성 층과 캡핑 층을 형성하고, 상기 캡핑 층 상에 소스 전극과 드레인 전극을 형성한다. 이후, 기판 상에 층간 절연막을 형성하고, 소스 전극과 드레인 전극 사이의 층간 절연막 상에서 비대칭적인 깊이의 제 1 개구부와 제 2 개구부를 갖는 레지스트 층들을 형성한다. 제 1 개구부는 층간 절연막을 노출시키고, 제 2 개구부는 상기 레지스트 층들 중 최하부 레지스트 층을 노출시킨다. 다음으로, 제 1 개구부 바닥의 층간 절연막과 제 2 개구부 바닥의 최하부 레지스트 층을 동시에 제거하여 상기 제 1 개구부 내에 캡핑 층을 노출시키고, 상기 제 2 개구부 내에 층간 절연막을 노출시킨다. 그리고, 제 1 개구부의 캡핑 층을 제거하여 활성 층을 노출 시킨 후, 기판 상에 금속 층을 증착하여 제 1 개구부와 제 2 개구부 내에 게이트 전극과 전계 전극을 동시에 형성할 수 있기 때문에 생산성을 향상시킬 수 있다. 마지막으로 레지스트 층들을 제거하여 상기 레지스트 층들 상의 금속 층을 리프트 오프 시킬 수 있다.
    활성, 캡핑(capping), 개구부, 절연막, 리프트 오프(lift-off)

    트랜지스터의 제조방법
    70.
    发明公开
    트랜지스터의 제조방법 无效
    制造晶体管的方法

    公开(公告)号:KR1020110052336A

    公开(公告)日:2011-05-18

    申请号:KR1020090109325

    申请日:2009-11-12

    Abstract: PURPOSE: A method for manufacturing a transistor is provided to reduce resistance and parasitic capacitance by controlling the height of a Y-shaped gate electrode according to the thickness of a mold oxide layer with a trench and a depressed part. CONSTITUTION: A source electrode(11) and a drain electrode(12) are formed on a substrate(10). A mold oxide layer is formed on the substrate. A depressed part is formed on the upper side of the mold oxide layer between the source electrode and the drain electrode. A trench which exposes the substrate is formed by removing the mold oxide layer in the depressed part. A recess(26) is formed by removing the substrate exposed by the trench with a preset depth. A Y shaped gate electrode(30) is connected from the recess to the depressed part.

    Abstract translation: 目的:提供一种用于制造晶体管的方法,通过根据具有沟槽和凹陷部分的模具氧化物层的厚度控制Y形栅电极的高度来降低电阻和寄生电容。 构成:在基板(10)上形成源电极(11)和漏电极(12)。 在基板上形成模具氧化物层。 在源电极和漏电极之间的模具氧化物层的上侧形成有凹部。 通过去除凹陷部分中的模制氧化物层来形成暴露基板的沟槽。 通过以预设深度去除由沟槽暴露的衬底而形成凹部(26)。 Y形栅电极(30)从凹部连接到凹部。

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