公开(公告)号：DE102015121727A1

公开(公告)日：2016-06-16

申请号：DE102015121727

申请日：2015-12-14

Applicant: INFINEON TECHNOLOGIES AG

Inventor： KERN THOMAS ,  GOESSEL MICHAEL ,  HOFMANN KARL

IPC: G11C16/34

Abstract: Ein System und ein Verfahren zum Auffrischen von nichtflüchtigem Speicher, der Speicherzellen aufweist. Das Verfahren beinhaltet Identifizieren einer oder mehrerer Speicherzellen, die einem Datenaufrechterhaltungstest nicht genügen; erneutes Abbilden der einen oder mehreren identifizierten Speicherzellen von ursprünglichen Speicheradressen auf Ersatzspeicheradressen; und Auffrischen der identifizierten Speicherzellen.

公开(公告)号：DE102015102773A1

公开(公告)日：2015-08-27

申请号：DE102015102773

申请日：2015-02-26

Applicant: INFINEON TECHNOLOGIES AG

Inventor： LOIBL ULRICH ,  KERN THOMAS

IPC: G11C7/06

Abstract: Es wird ein Verfahren zur Datenverarbeitung vorgeschlagen, das Folgendes beinhaltet: (i) das Transformieren von elektrischen Variablen für jede Zelle eines Datenbits eines Speichers in eine Zeitdomäne und (ii) das Bestimmen eines vorbestimmten Zustands durch Vergleichen der transformierten elektrischen Variablen von wenigstens zwei Datenbits.

公开(公告)号：DE102014118512A1

公开(公告)日：2015-06-18

申请号：DE102014118512

申请日：2014-12-12

Applicant: INFINEON TECHNOLOGIES AG

Inventor： KERN THOMAS ,  JEFREMOW MIHAIL

IPC: G11C7/06

Abstract: Eine Ausführungsform betrifft ein Verfahren zur Datenverarbeitung und umfasst das Bestimmen einer elektrischen Variablen für jede Zelle eines Datenbits, das Umwandeln jeder elektrischen Variablen in die Zeitdomäne und das Bestimmen eines Leerzustands für zumindest ein Datenbit, basierend auf einem Vergleich der umgewandelten elektrischen Variablen.

公开(公告)号：DE102011080659B4

公开(公告)日：2015-04-02

申请号：DE102011080659

申请日：2011-08-09

Applicant: INFINEON TECHNOLOGIES AG

Inventor： KERN THOMAS ,  BACKHAUSEN ULRICH ,  GÖSSEL MICHAEL ,  RABENALT THOMAS

IPC: G01R31/319 ,  G01R31/3183

Abstract: Vorrichtung (100, 200, 300, 400, 500, 600, 700, 800, 900, 1000, 1100) zum Testen einer zu testenden Schaltung (102, 13, 24, 44, 54, 641, 642, 742, 86), mit folgenden Merkmalen: einem Syndrombestimmer (110, 11, 21, 41, 51, 61, 81), der ausgelegt ist, um basierend auf einem codierten Binärwort (v') eine Fehlersyndrombitsequenz (s(v')) zu bestimmen, wobei die Fehlersyndrombitsequenz (s(v')) anzeigt, ob das codierte Binärwort (v') ein Codewort eines zur Codierung des codierten Binärwortes (v') verwendeten Fehlerkorrekturcodes (C) ist; einem Testsequenzbereitsteller (120), der ausgelegt ist, um zumindest einmal eine von der bestimmten Fehlersyndrombitsequenz (s(v')) unterschiedliche Testbitsequenz (Ti) der zu testenden Schaltung (102, 13, 24, 44, 54, 641, 642, 742, 86) bereitzustellen, wenn die Fehlersyndrombitsequenz (s(v')) anzeigt, dass das codierte Binärwort (v') ein Codewort des Fehlerkorrekturcodes (C) ist; und einer Auswerteschaltung (130, 14, 25, 58, 89), die ausgelegt ist, um basierend auf einem durch die Testbitsequenz (Ti) verursachten Testausgangssignal (R(Ti)') der zu testenden Schaltung (102, 13, 24, 44, 54, 641, 642, 742, 86) eine fehlerhafte Verarbeitung der Testbitsequenz (Ti) durch die zu testende Schaltung (102, 13, 24, 44, 54, 641, 642, 742, 86) zu erkennen.

公开(公告)号：DE102013013926A1

公开(公告)日：2014-02-27

申请号：DE102013013926

申请日：2013-08-21

Applicant: INFINEON TECHNOLOGIES AG

Inventor： JEFREMOW MIHAIL ,  ALLERS WOLF ,  KERN THOMAS ,  OTTERSTEDT JAN ,  PETERS CHRISTIAN

IPC: G11C11/02

Abstract: Die Erfindung bezieht sich auf Verfahren und Systeme zum Lesen einer Speicherzelle, insbesondere eines STT-MRAM. In Übereinstimmung mit einem Aspekt der Erfindung weist ein System zum Lesen einer Speicherzelle einen Lesepfad und einen Vorladepfad auf. Der Referenzstrom wird durch den Lesepfad bereitgestellt und wird mittels eines Abtastelements in dem Lesepfad abgetastet. Danach wird ein Strom von der Speicherzelle durch das gleiche Abtastelement und den gleichen Lesepfad bereitgestellt. Der Ausgangspegel wird dann durch den Zellenstrom bestimmt, der dem abgetasteten Referenzstrom entgegenwirkt.

公开(公告)号：DE102010006876B4

公开(公告)日：2012-10-31

申请号：DE102010006876

申请日：2010-02-04

Applicant: INFINEON TECHNOLOGIES AG

Inventor： BACKHAUSEN ULRICH ,  GOESSEL MICHAEL ,  KERN THOMAS ,  RABENALT THOMAS

IPC: H03M13/03

Abstract: Verfahren zur Verarbeitung von Nutzwörtern enthaltenden Nutzdaten, bei welchem Verfahren eine Kodiereinrichtung Codewörter in Abhängigkeit der Nutzdaten gemäß eines Fehlererkennungscodes erzeugt, ein Speicher die Codewörter speichert und eine Dekodiereinrichtung Nutzdaten in Abhängigkeit der Codewörter erzeugt, die Kodiereinrichtung die Codewörter in Abhängigkeit der Nutzdaten und von Zusatzdaten erzeugt, die Dekodiereinrichtung in Abhängigkeit der Codewörter Nutzdaten und Zusatzdaten erzeugt und die Dekodiereinrichtung bei einem Codewort das Auftreten eines Sonderwertes erkennt und in diesem Fall ein Signal ausgibt, das angibt, dass dieses Codewort und/oder ein in Abhängigkeit dieses Codeworts erzeugtes Nutzdatum ungültig ist, wobei bei Anwendung der Kodierung ein Codewort mit einem Sonderwert ein gültiges Codewort gemäß der angewendeten Kodierung ist.

公开(公告)号：DE102008044997A1

公开(公告)日：2009-03-05

申请号：DE102008044997

申请日：2008-08-29

Applicant: INFINEON TECHNOLOGIES AG

Inventor： LANGHEINRICH WOLFRAM ,  ROEHRICH MAYK ,  STRENZ ROBERT ,  WIESNER ROBERT ,  GRATZ ACHIM ,  KERN THOMAS ,  TEMPEL GEORG ,  SHUM DANNY PAK-CHUM

IPC: H01L27/115 ,  G11C16/14

公开(公告)号：DE59911331D1

公开(公告)日：2005-01-27

申请号：DE59911331

申请日：1999-02-03

Applicant: INFINEON TECHNOLOGIES AG

Inventor： KERN THOMAS ,  SOMMER DIETER

IPC: G11C16/06 ,  G11C5/14 ,  G11C16/12

Abstract: The inventive integrated circuit is characterised in that it is configured for the application of two different supply voltages and in that a supply voltage switching device is provided. Said switching device enables selected parts of the integrated circuit to be supplied with the first supply voltage or alternatively, the second supply voltage.

公开(公告)号：DE10113239C1

公开(公告)日：2002-08-22

申请号：DE10113239

申请日：2001-03-19

Applicant: INFINEON TECHNOLOGIES AG

Inventor： ORDONEZ ESTHER VEGA ,  KERN THOMAS ,  DAAK MATTHIAS VON

IPC: G11C16/28 ,  G11C16/26

Abstract: The invention relates to an evaluation circuit for reading out the information stored in a memory cell, the current (read-out current) carried on a bit line (3) being assessed, the evaluation circuit (10) comprising a bit line decoder (2) and a precharge and converter circuit (4). In order to reduce the read-out duration particularly in the case of large scale integrated memory cells (1), a current source (6) is provided, which increases the read-out current (Imeas) by an offset current (Ioff).

公开(公告)号：DE10053956A1

公开(公告)日：2002-05-23

申请号：DE10053956

申请日：2000-10-31

Applicant: INFINEON TECHNOLOGIES AG

Inventor： ORDONEZ ESTHER VEGA ,  KERN THOMAS

IPC: G11C16/28 ,  G11C16/26 ,  G11C7/00

Abstract: A sense amplifier for nonvolatile memories includes a first line path (precharging path) having a first transistor and a third transistor connected in series with the bit line for a memory cell that is to be read. The sense amplifier also includes a second line path (reading path), running parallel to the first line path, in which a transistor diode and a fourth transistor are connected in series with the bit line. The gates of the third transistor and of the fourth transistor are at the same potential, in particular, are connected to one another.