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    Memory array
    1.
    发明专利
    Memory array 有权
    内存阵列

    公开(公告)号：JP2010135822A

    公开(公告)日：2010-06-17

    申请号：JP2010019093

    申请日：2010-01-29

    Applicant: Infineon Technologies Ag ,  インフィネオン テクノロジーズ アクチエンゲゼルシャフト

    Inventor： HAGEMEYER PETER ,  LANGHEINRICH WOLFRAM

    IPC: H01L21/8247 ,  H01L27/088 ,  H01L21/265 ,  H01L21/8234 ,  H01L21/8246 ,  H01L27/10 ,  H01L27/115 ,  H01L29/788 ,  H01L29/792

    CPC classification number: H01L27/11568 ,  H01L27/115 ,  H01L27/11526 ,  H01L27/11539

    Abstract: PROBLEM TO BE SOLVED: To provide a memory array which can simplify processes, and in which a logic circuit is sufficiently fast and a holding time of information stored in a memory transistor is sufficiently long.
    SOLUTION: The memory array includes: a silicon wafer 201, a laterally defined first layer sequence 212 on a first surface region 201a of the silicon wafer 201; a laterally defined second layer sequence 213 on a second surface region 201b of the silicon wafer 201; first silicon dioxide sidewall layers 215 of first width d1 along sidewalls of the first and the second layer sequences 212 and 213; and second silicon dioxide sidewall layers 217 of second width d2 along the first silicon dioxide sidewall layer 215 of the laterally defined second layer sequence 213.
    COPYRIGHT: (C)2010,JPO&INPIT

    Abstract translation: 要解决的问题：提供一种可以简化处理并且其中逻辑电路足够快并且存储在存储晶体管中的信息的保持时间足够长的存储器阵列。 存储器阵列包括：硅晶片201，在硅晶片201的第一表面区域201a上的横向限定的第一层序列212; 在硅晶片201的第二表面区域201b上的横向限定的第二层序列213; 沿着第一层序列212和第二层序列213的侧壁的第一宽度d1的第一二氧化硅侧壁层215; 以及沿着横向限定的第二层序列213的第一二氧化硅侧壁层215的第二宽度d2的第二二氧化硅侧壁层217。（C）2010，JPO＆INPIT

    8.
    发明专利
    未知

    公开(公告)号：DE50115427D1

    公开(公告)日：2010-05-20

    申请号：DE50115427

    申请日：2001-12-17

    Applicant: INFINEON TECHNOLOGIES AG

    Inventor： GEHRING OLIVER ,  LANGHEINRICH WOLFRAM

    IPC: H01L27/105 ,  H01L21/28 ,  H01L21/8246 ,  H01L21/8247 ,  H01L27/11568 ,  H01L27/11573

    Abstract: Production of embedded non-volatile semiconductor storage cells comprises forming a first insulating layer (2) on a substrate (1) in a high voltage region, a storage region and a logic region; removing the insulating layer in the storage region; forming a second insulating layer (3) in the high voltage region, storage region and logic region; forming and structuring a charge-storing layer (5) with a third insulating region (6) in the storage region; removing the insulating layers and the charge-storing layer; forming a fourth insulating layer in the high voltage region, storage region and logic region; and forming and structuring a conducting control layer (8). Preferred Features: A 20-25 nm thick oxide layer is deposited in the first step. A 7-10 nm thick tunnel oxide layer is thermally formed in the third step.

    SEGMENTIERTE SPANNUNGSENTKOPPLUNG ÜBER VORDERSEITIGE GRABENBILDUNG
    10.
    发明专利
    SEGMENTIERTE SPANNUNGSENTKOPPLUNG ÜBER VORDERSEITIGE GRABENBILDUNG 未知

    公开(公告)号：DE102020108740A1

    公开(公告)日：2020-10-08

    申请号：DE102020108740

    申请日：2020-03-30

    Applicant: INFINEON TECHNOLOGIES AG

    Inventor： BRANDL FLORIAN ,  GRUENBERGER ROBERT ,  LANGHEINRICH WOLFRAM

    IPC: B81B7/02 ,  B81C1/00 ,  G01D11/24 ,  G01L9/00

    Abstract: Eine Halbleitervorrichtung und ein Verfahren zur Herstellung derselben werden bereitgestellt. Die Halbleitervorrichtung beinhaltet einen Halbleiterchip, der ein Substrat mit einer ersten Oberfläche und einer der ersten Oberfläche gegenüberliegenden zweiten Oberfläche beinhaltet; einen spannungsempfindlichen Sensor, der bei der ersten Oberfläche des Substrats angeordnet ist, wobei der spannungsempfindliche Sensor empfindlich gegenüber mechanischer Spannung ist; ein erstes Paar benachbarter Spannungsentkopplungsgräben, die lateral von einer ersten lateralen Seite des spannungsempfindlichen Sensors angeordnet sind, wobei sich jeder Spannungsentkopplungsgräben des ersten Paares benachbarter Spannungsentkopplungsgräben teilweise von der ersten Oberfläche in das Substrat in Richtung der zweiten Oberfläche erstreckt, jedoch nicht vollständig zur zweiten Oberfläche; und eine erste Federstruktur, die zwischen dem ersten Paar benachbarter Spannungsentkopplungsgräben ausgebildet ist, so dass die erste Federstruktur lateral von dem spannungsempfindlichen Sensor angeordnet ist und dazu ausgelegt ist, externe Spannung von einer Umgebung zu absorbieren.

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