公开(公告)号：EP2074660A1

公开(公告)日：2009-07-01

申请号：EP07803015.2

申请日：2007-08-29

Applicant: NXP B.V. ,  ST Microelectronics Crolles 2 SAS

Inventor： GOSSET, Laurent ,  TORRES, Joaquin

IPC: H01L29/06 ,  H01L21/768

CPC classification number: H01L29/0665 ,  B82Y10/00 ,  H01L21/76831 ,  H01L21/76879 ,  H01L29/0673 ,  H01L29/0676 ,  H01L2221/1094

Abstract: An interconnect structure on a substrate is provided. The interconnect structure comprises electrically conductive interconnect elements on at least two interconnect levels on or above a substrate level. In the interconnect structure of the invention, at least one electrically conductive via connects a first interconnect element on one interconnect level or on the substrate level to a second interconnect element on a different interconnect level. The via extends in a via opening of a first dielectric layer and comprises an electrically conductive via material that contains electrically conductive cylindrical carbon nanostructures. At least one cover-layer segment reaches into a lateral extension of the via opening and defines a via aperture that is small enough to prevent a penetration of the carbon nanostructures through the via aperture. This structure enhances control of carbon nanostructure growth in a height direction during fabrication of the interconnect structure.

公开(公告)号：EP1909320A1

公开(公告)日：2008-04-09

申请号：EP06301019.3

申请日：2006-10-05

Applicant: ST Microelectronics Crolles 2 SAS

Inventor： Jourdan, Nicolas ,  Torres, Joaquin

IPC: H01L21/768

CPC classification number: H01L21/76843 ,  H01L21/76831 ,  H01L21/76864 ,  H01L21/76868 ,  H01L21/76873 ,  H01L23/53238 ,  H01L2221/1089 ,  H01L2924/0002 ,  H01L2924/00

Abstract: The invention concerns a method of forming a copper portion surrounded by an insulating material (14) in an integrated circuit structure (2), the insulating material being a first oxide, the method having steps including forming a composite material (24) over a region of the insulating material where the copper portion is to be formed, the composite material formed of first and second materials, the first material for forming a copper seed repair layer (28), and annealing such that the second material reacts with the insulating material to form a second oxide (26), the second oxide forming a diffusion barrier to copper (32).

Abstract translation: 本发明涉及一种形成由集成电路结构（2）中的绝缘材料（14）围绕的铜部分的方法，所述绝缘材料是第一氧化物，所述方法具有以下步骤：在区域上形成复合材料（24） 要形成铜部分的绝缘材料，由第一和第二材料形成的复合材料，用于形成铜种子修复层（28）的第一材料和退火，使得第二材料与绝缘材料反应 形成第二氧化物（26），所述第二氧化物形成对铜（32）的扩散阻挡层。

公开(公告)号：FR3137787B1

公开(公告)日：2025-05-02

申请号：FR2206882

申请日：2022-07-06

Applicant: ST MICROELECTRONICS CROLLES 2 SAS

Inventor： VILLARET ALEXANDRE ,  WEBER OLIVIER ,  ARNAUD FRANCK

Abstract: Le procédé de fabrication d’au moins un transistor haute-tension (HV_NMOS, HV_PMOS) dans et sur une région haute tension (HV_REG) d’un substrat du type silicium sur isolant (SOI) comportant un film semiconducteur (FLM) ayant une première épaisseur (E1), électriquement isolé d’un substrat porteur (BLK) par une couche diélectrique enterrée (BOX), comprend une croissance par épitaxie du film semiconducteur (FLM), jusqu’à une deuxième épaisseur (E2, E3) supérieure à la première épaisseur (E1), sélectivement dans la région haute-tension (HV_REG). Figure pour l’abrégé : Fig 11

公开(公告)号：FR3152913A1

公开(公告)日：2025-03-14

申请号：FR2309552

申请日：2023-09-11

Applicant: CENTRE NAT RECH SCIENT ,  UNIV LILLE ,  UNIV POLYTECHNIQUE HAUTS DE FRANCE ,  ST MICROELECTRONICS CROLLES 2 SAS

Inventor： DUBOIS EMMANUEL ,  FLEURY ALAIN ,  GHEYSENS DANIEL ,  MONFRAY STÉPHANE

IPC: H01L21/4763 ,  H01L21/762 ,  H01L21/768

Abstract: Titre : Procédé de réalisation de transistors MOSFET intégrant des cavités d’air pour la réduction du couplage capacitif en régime radiofréquence L’invention concerne un procédé de fabrication d’un dispositif microélectronique (100) à cavité (20) comprenant au moins transistor (11a), ledit procédé comprenant au moins l’étape suivante : Retirer les matériaux d’un empilement de couches diélectriques (1) du dispositif microélectronique (100), sélectivement par rapport aux matériaux d’un ensemble de lignes d’interconnexion (2) et d’une couverture (3) d’une zone active par une gravure par HF en phase vapeur, formant ainsi la cavité (20) s’étendant latéralement suivant une direction x au moins jusqu’à l’exposition des parois de l’ensemble des lignes d’interconnexion (2) en regard du premier transistor (11a), et suivant une direction z perpendiculaire à la direction x jusqu’à l’exposition d’une face supérieure de la couverture (3) de la zone active. Figure pour l’abrégé : Fig. 4

公开(公告)号：FR3126258A1

公开(公告)日：2023-02-24

申请号：FR2108802

申请日：2021-08-20

Applicant: ST MICROELECTRONICS CROLLES 2 SAS

Inventor： DEL MEDICO SYLVIE ,  GRENIER JEAN-CHRISTOPHE ,  GIRAUDIN JEAN-CHRISTOPHE ,  KOWALCZYK PHILIPPE ,  PIAZZA FAUSTO

IPC: H01L21/82 ,  H01L23/528 ,  H01L33/52

Abstract: Structure d'interconnexion d’un circuit intégré La présente description concerne un procédé de fabrication d’une structure d’interconnexion (210) d’un circuit intégré (200) destiné à être encapsulé dans une résine d’encapsulation en contact avec une première face (220A) d’une couche de protection (220), ladite couche de protection reposant sur une première face (210A) de la structure d’interconnexion, la structure d’interconnexion comprenant des éléments d’interconnexion en cuivre (212, 214) s’étendant au moins en partie à travers une couche isolante (216) et affleurant à la première face de ladite structure d’interconnexion ;le procédé de fabrication comprenant une étape de structuration de la couche de protection ou une étape de formation de la couche de protection avec structuration, ladite étape de structuration ou ladite étape de formation étant adaptée à structurer la première face de la couche de protection sous la forme d’une alternance de crêtes et de dépressions. Figure pour l'abrégé : Fig. 3D

公开(公告)号：FR3115158B1

公开(公告)日：2022-10-14

申请号：FR2010400

申请日：2020-10-12

Applicant: ST MICROELECTRONICS RES & DEV LTD ,  ST MICROELECTRONICS CROLLES 2 SAS

Inventor： GUYADER FRANCOIS ,  PELLEGRINI SARA ,  RAE BRUCE

IPC: H01L31/18 ,  H01L31/107

Abstract: Pixel à SPAD La présente description concerne un procédé de fabrication d'un dispositif électronique (20) comprenant un empilement d'un premier niveau (102) comprenant une SPAD, d'un deuxième niveau (104) comprenant un circuit d'extinction adapté à ladite SPAD, et d'un troisième niveau (106) comprenant un circuit de traitement d'informations générées par ladite SPAD, le procédé comprenant : a) la formation du premier niveau (102) ; b) la fixation, sur le premier niveau, par collage moléculaire, d'un empilement de couches comprenant une couche semiconductrice ; et c) la formation du circuit d'extinction du deuxième niveau dans la couche semiconductrice. Figure pour l'abrégé : Fig. 2

公开(公告)号：FR3116618A1

公开(公告)日：2022-05-27

申请号：FR2011963

申请日：2020-11-20

Applicant: ST MICROELECTRONICS SA ,  ST MICROELECTRONICS CROLLES 2 SAS

Inventor： GASIOT GILLES ,  TROCHUT SEVERIN ,  LE NEEL OLIVIER ,  MALHERBE VICTOR

IPC: G01T1/17

Abstract: Détecteur de rayons X La présente description concerne un détecteur de rayons X (20) comprenant : - un premier circuit électronique (22) comprenant un premier transistor bipolaire de type NPN (23) ; et - un deuxième circuit (26) configuré pour comparer une tension (SG) du circuit électronique à une valeur de référence (Sref) sensiblement égale à la valeur de ladite tension (SG) lorsque le premier circuit (22) a reçu une quantité seuil de rayons X. Figure pour l'abrégé : Fig. 2

公开(公告)号：FR3115393A1

公开(公告)日：2022-04-22

申请号：FR2010686

申请日：2020-10-19

Applicant: ST MICROELECTRONICS CROLLES 2 SAS

Inventor： BREZZA EDOARDO ,  GAUTHIER ALEXIS

IPC: H01L21/331 ,  H01L21/20 ,  H01L21/225 ,  H01L29/737

Abstract: Circuit intégré, comprenant un substrat (SB) et au moins un transistor bipolaire (TR) comportant une région de collecteur incluant une première partie dopée (70) située dans le substrat et une deuxième partie dopée (71) recouvrant et en contact avec une zone (Z) de la première partie dopée, la région de collecteur ayant un profil de dopage présentant un pic dans la première partie et une décroissance depuis ce pic jusque dans la deuxième partie. Figure de l’abrégé : Fig 10

公开(公告)号：FR3078827B1

公开(公告)日：2022-04-01

申请号：FR1851989

申请日：2018-03-07

Applicant: ST MICROELECTRONICS CROLLES 2 SAS

Inventor： BAUDOT CHARLES ,  VULLIET NATHALIE ,  CREMER SEBASTIEN ,  PELLISSIER-TANON DENIS

IPC: H01L31/101 ,  H01L31/028

Abstract: L'invention concerne une photodiode comprenant une zone active, la zone active comprenant au moins une première région (82) en germanium dans une première couche (44) de silicium, la première région en germanium ayant, dans des coupes selon des plans orthogonaux au plan de la première couche, uniquement deux côtés en contact avec la première couche.

公开(公告)号：FR3112894A1

公开(公告)日：2022-01-28

申请号：FR2007905

申请日：2020-07-27

Applicant: ST MICROELECTRONICS CROLLES 2 SAS

Inventor： MONNIER DENIS ,  LEVERD FRANCOIS

IPC: H01L21/70 ,  H01L21/302

Abstract: Le texte concerne un procédé de formation d’une tranchée d’isolation capacitive dans un substrat semi-conducteur, comprenant les étapes successives suivantes :- le creusement d’une tranchée (10) à partir d’une surface principale du substrat (1), ladite tranchée comprenant une portion supérieure (10a) s’élargissant progressivement à partir d’un col (102) en direction d’une portion inférieure (10b) de la tranchée ;- la formation d’un revêtement en un premier matériau électriquement isolant (14) sur les parois de la tranchée ;- le dépôt d’un premier matériau semi-conducteur (15) sur ledit revêtement, ledit dépôt étant interrompu de sorte à ménager un espace libre entre les parois (100, 101) de la tranchée, ledit espace libre présentant une ouverture (150) au niveau du col (102) ;- le dépôt d’un second matériau électriquement isolant (16) dans la tranchée, ledit dépôt résultant en la formation d’un bouchon (160) obturant ladite ouverture (150) pour former une cavité (17) fermée ;- la gravure du bouchon (16) de sorte à ouvrir la cavité (17) ;- le dépôt d’un second matériau semi-conducteur ou d’un métal de sorte à remplir la cavité (17). Figure pour l’abrégé : Fig 2I