公开(公告)号：DE102018122979A1

公开(公告)日：2019-12-19

申请号：DE102018122979

申请日：2018-09-19

Applicant: INFINEON TECHNOLOGIES AG

Inventor： HIRSCHLER JOACHIM ,  EHRENTRAUT GEORG ,  ERBERT CHRISTOFFER ,  GOESCHL KLAUS ,  HEINRICI MARKUS ,  HUTZLER MICHAEL ,  KOELL WOLFGANG ,  KRIVEC STEFAN ,  NEUMANN INGMAR ,  PLAPPERT MATHIAS ,  ROESNER MICHAEL ,  STORBECK OLAF

IPC: H01L21/316 ,  H01L21/283 ,  H01L21/336 ,  H01L21/84 ,  H01L29/78

Abstract: Bei einem Aspekt ist ein Verfahren zum Bilden einer Silicium-Isolator-Schicht bereitgestellt. Das Verfahren beinhaltet ein Anordnen einer Siliciumstruktur in einer Plasmaätzprozesskammer und beinhaltet Anwenden eines Plasmas auf die Siliciumstruktur in der Plasmaätzprozesskammer bei einer Temperatur der Siliciumstruktur gleich oder unterhalb von 100 °C. Das Plasma beinhaltet eine Komponente und ein Halogenderivat, wodurch die Silicium-Isolator-Schicht gebildet wird. Die Silicium-Isolator-Schicht beinhaltet Silicium und die Komponente. Bei einem anderen Aspekt ist eine Halbleitervorrichtung mit einer Silicium-Isolator-Schicht bereitgestellt, die durch das Verfahren gebildet ist.

公开(公告)号：DE102010028137B4

公开(公告)日：2018-07-12

申请号：DE102010028137

申请日：2010-04-22

Applicant: INFINEON TECHNOLOGIES AG

Inventor： SEIDEL UWE ,  OBERNHUBER THORSTEN ,  BIRNER ALBERT ,  EHRENTRAUT GEORG

IPC: H01L21/283 ,  H01L21/768

Abstract: Verfahren (100) zum Herstellen einer elektrisch leitfähigen Verbindung zwischen einer ersten Oberfläche eines Halbleitersubstrats (210) und einer zweiten Oberfläche des Halbleitersubstrats (210), wobei das Verfahren folgende Schritte aufweist:Herstellen (110) eines Lochs (220) von der ersten Oberfläche des Halbleitersubstrats (210) in das Halbleitersubstrat (210);Bilden einer Barriereschicht (310) auf der Oberfläche des Lochs (220), wobei die Barriereschicht (310) Titan oder Titannitrid aufweist;Bilden (120) einer ersten elektrisch leitfähigen Schicht (230) auf der Barriereschicht (310), wobei die erste elektrisch leitfähige Schicht (230) Wolfram aufweist und wobei die Barriereschicht (310) als eine Diffusionsbarriere für das Wolfram der ersten elektrisch leitfähigen Schicht (230) verwendet wird;Entfernen (130) der ersten elektrisch leitfähigen Schicht (230) von der ersten Oberfläche des Halbleitersubstrats (210), wobei die erste elektrisch leitfähige Schicht (230) zumindest mit reduzierter Dicke in dem Loch (220) verbleibt;Bilden einer zweiten elektrisch leitfähigen Schicht (320) über der verbleibenden ersten elektrisch leitfähigen Schicht (230), wobei die zweite elektrisch leitfähige Schicht (320) Kupfer aufweist;Füllen (140) des Lochs (220) mit Kupfer (240), wobei die zweite elektrisch leitfähige Schicht (320) als eine Keimschicht für die Kupferfüllung (240) verwendet wird; undDünnen (150) des Halbleitersubstrats (210) beginnend von einer Oberfläche, die eine gegenüberliegende Oberfläche der ersten Oberfläche des Halbleitersubstrats (210) ist, um die zweite Oberfläche des Halbleitersubstrats (210) zu erhalten, wobei das Loch (220) an der zweiten Oberfläche des Halbleitersubstrats (210) freigelegt wird.

公开(公告)号：DE102010028137A1

公开(公告)日：2010-11-11

申请号：DE102010028137

申请日：2010-04-22

Applicant: INFINEON TECHNOLOGIES AG

Inventor： SEIDEL UWE ,  OBERNHUBER THORSTEN ,  BIRNER ALBERT ,  EHRENTRAUT GEORG

IPC: H01L21/283 ,  H01L21/768

公开(公告)号：DE102007003812A1

公开(公告)日：2008-08-07

申请号：DE102007003812

申请日：2007-01-25

Applicant: INFINEON TECHNOLOGIES AG

Inventor： FOERSTER CHRISTIAN ,  EHRENTRAUT GEORG ,  PFIRSCH FRANK ,  RAKER THOMAS

IPC: H01L29/78 ,  H01L21/336 ,  H01L29/739

Abstract: A semiconductor device having a trench gate and method for manufacturing is disclosed. One embodiment includes a first semiconductor area and a second semiconductor area, a semiconductor body area between the first semiconductor area and the second semiconductor area, and a gate arranged in a trench and separated from the semiconductor body by an insulation layer, wherein the trench has a top trench portion which extends from the semiconductor surface at least to a depth which is greater than a depth of the first semiconductor area, wherein the trench further has a bottom trench portion extending subsequent to the top trench portion at least up to the second semiconductor area, and wherein the top trench portion has a first lateral dimension and the bottom trench portion has a second lateral dimension which is greater than the first lateral dimension.

公开(公告)号：DE102016107833B4

公开(公告)日：2018-06-14

申请号：DE102016107833

申请日：2016-04-27

Applicant: INFINEON TECHNOLOGIES AG

Inventor： ENGELHARDT MANFRED ,  EHRENTRAUT GEORG ,  ROESNER MICHAEL

IPC: H01L21/3065 ,  H01J37/31 ,  H01L21/301 ,  H01L21/78

Abstract: Segmentierter Randschutzschirm (600) zum Plasmavereinzeln eines Wafers, umfassend:eine äußere Struktur (102), die einen innenliegenden ringförmigen Rand (106) definiert, der ausgebildet ist, um dem Umfangsrand des Wafers zu entsprechen; undeine Mehrzahl von Plasmaschirmrandsegmenten (104), wobei jedes einzelne aus der Mehrzahl von Plasmaschirmrandsegmenten (104) durch einen inneren Rand (110), der innenliegend und konzentrisch zu dem ringförmigen Rand (106) ist, und Seitenränder (112), die sich zwischen dem inneren Rand (110) und dem ringförmigen Rand (106) erstrecken, definiert ist,wobei die äußere Struktur (102) aus mehreren individuellen Plasmaschirmelementen (602) besteht, die ausgebildet sind, um Plasma in zu dem ringförmigen Rand (106) außenliegenden Bereichen abzuschirmen, wobei die außenliegenden Bereiche dort an den ringförmigen Rand (106) anschließen, wo die Seitenränder (112) von Benachbarten der Mehrzahl von Plasmaschirmrandsegmenten (104) den ringförmigen Rand (106) schneiden.

公开(公告)号：DE102016107833A1

公开(公告)日：2016-11-24

申请号：DE102016107833

申请日：2016-04-27

Applicant: INFINEON TECHNOLOGIES AG

Inventor： ENGELHARDT MANFRED ,  EHRENTRAUT GEORG ,  ROESNER MICHAEL

IPC: H01L21/3065 ,  H01J37/31 ,  H01L21/301 ,  H01L21/78

Abstract: Ein segmentierter Randschutzschirm zum Plasmavereinzeln eines Wafers. Der segmentierte Randschutzschirm umfasst eine äußere Struktur und eine Mehrzahl von Plasmaschirmrandsegmenten. Die äußere Struktur definiert einen innenliegenden ringförmigen Rand, der ausgebildet ist, um dem Umfangsrand des Wafers zu entsprechen. Jedes einzelne aus der Mehrzahl von Plasmaschirmrandsegmenten ist durch einen inneren Rand und Seitenränder definiert. Der innere Rand ist innenliegend und konzentrisch zu dem ringförmigen Rand der äußeren Struktur. Die Seitenränder erstrecken sich zwischen dem inneren Rand und dem ringförmigen Rand.

公开(公告)号：DE102007003812B4

公开(公告)日：2011-11-17

申请号：DE102007003812

申请日：2007-01-25

Applicant: INFINEON TECHNOLOGIES AG

Inventor： FOERSTER CHRISTIAN ,  EHRENTRAUT GEORG ,  PFIRSCH FRANK ,  RAKER THOMAS

IPC: H01L29/78 ,  H01L21/336 ,  H01L29/739

Abstract: Halbleiterbauelement mit folgenden Merkmalen: einem ersten Halbleitergebiet (4) und einem zweiten Halbleitergebiet (2); einem Halbleiter-Bodygebiet (3) zwischen dem ersten Halbleitergebiet (4) und dem zweiten Halbleitergebiet (2), wobei eine Dotiercharakteristik (p) des Halbleiter-Bodygebiets entgegengesetzt zu einer Dotiercharakteristik (n) des ersten Halbleitergebiets (4) und des zweiten Halbleitergebiets (2) ist; zumindest zwei benachbarten Gräben (5), die sich benachbart zum Halbleiter-Bodygebiet (3) von der Halbleiteroberfläche zumindest bis zu dem zweiten Halbleitergebiet (2) erstrecken; wobei in jedem Graben (5) ein Gate (7) angeordnet ist, das von dem Halbleiterkörper durch eine Isolationsschicht (6) getrennt ist, wobei jeder Graben (5) einen oberen Grabenteil (5a) aufweist, der sich von der Halbleiteroberfläche zumindest bis zu einer Tiefe, die größer als eine Tiefe des ersten Halbleitergebiets (4) ist, erstreckt, wobei jeder Graben (5) ferner einen unteren Grabenteil (5b, 30) aufweist, der sich anschließend an den oberen Grabenteil (5a) zumindest bis zu dem zweiten Halbleitergebiet (2) erstreckt,...