公开(公告)号：DE102013106299B4

公开(公告)日：2019-06-06

申请号：DE102013106299

申请日：2013-06-18

Applicant: INFINEON TECHNOLOGIES AG

Inventor： EWE HENRIK ,  LANDAU STEFAN ,  PLIKAT BORIS ,  PRUECKL ANTON ,  SCHARF THORSTEN

IPC: H01L21/60

Abstract: Verfahren zum Ausbilden einer Chipanordnung (102), wobei das Verfahren Folgendes aufweist:• Ausbilden eines Passivierungsmaterials (108) über mindestens einem elektrisch leitenden Kontakt (106) eines Chips (104);• Ausbilden eines Kapselungsmaterials (112) über dem Passivierungsmaterial (108), wobei dabei das Passivierungsmaterial (108) nicht geöffnet ist und keine Gebiete des elektrischen leitenden Kontaktes (106) exponiert;• Ausbilden eines oder mehrerer Löcher (114) durch das Kapselungsmaterial (112) und das Passivierungsmaterial (108);• Bereitstellen eines elektrisch leitenden Materials (116) innerhalb des einen oder der mehreren Löcher (114), die das elektrisch leitende Material (116) elektrisch mit dem mindestens einen elektrisch leitenden Kontakt (106) verbinden;• Anordnen des Chips (104) über einem Chipträger (336) vor oder nach dem Ausbilden des Passivierungsmaterials (108) über dem elektrisch leitenden Kontakt (106) des Chips (104); und• nach dem Anordnen des Chips (104) auf dem Chipträger, Durchführen eines Aufrauprozesses auf dem Chipträger (336) nach dem Ausbilden des Passivierungsmaterials (108) und vor dem Ausbilden des Kapselungsmaterials (112).

公开(公告)号：DE102006042032A1

公开(公告)日：2008-03-27

申请号：DE102006042032

申请日：2006-09-07

Applicant: INFINEON TECHNOLOGIES AG

Inventor： BEHRENS THOMAS ,  ENGL REIMUND ,  HOSSEINI KHALIL ,  LANDAU STEFAN ,  MAHLER JOACHIM ,  PLIKAT BORIS

IPC: H01L21/58 ,  C09J9/00 ,  G01R31/26 ,  H01L21/66

公开(公告)号：DE102016105581A1

公开(公告)日：2017-09-28

申请号：DE102016105581

申请日：2016-03-24

Applicant: INFINEON TECHNOLOGIES AG

Inventor： KESSLER ANGELA ,  PLIKAT BORIS ,  SCHARF THORSTEN ,  SYRI ERICH ,  PALM PETTERI ,  SCHNOY FABIAN ,  OTREMBA RALF ,  SCHIESS KLAUS ,  HÄBERLEN 0LIVER ,  KUTSCHAK MATTEO-ALESSANDRO

IPC: H01L23/48 ,  G01N21/84 ,  H01L21/66 ,  H01L23/31 ,  H05K3/34

Abstract: Eine Packung (100), umfassend einen elektronischen Chip (102), ein laminatartiges Kapselungsmittel (104), in und/oder auf dem der elektronische Chip (102) montiert ist, einen lötbaren elektrischen Kontakt (106) auf einer Lötoberfläche (180) der Packung (100) und einen Lotflussweg (170) auf und/oder in der Packung (100), der so ausgebildet ist, dass beim Verlöten des elektrischen Kontakts (106) mit einer Befestigungsbasis (108) ein Teil des Lotmaterials (152) entlang des Lotflusswegs (170) in Richtung einer Oberfläche der Packung (100) fließt, an der das Lotmaterial (152) nach Fertigstellung der Lötverbindung zwischen der Befestigungsbasis (108) und dem elektrischen Kontakt (106) optisch prüfbar ist.

公开(公告)号：DE102013106299A1

公开(公告)日：2013-12-24

申请号：DE102013106299

申请日：2013-06-18

Applicant: INFINEON TECHNOLOGIES AG

Inventor： EWE HENRIK ,  LANDAU STEFAN ,  PLIKAT BORIS ,  PRUECKL ANTON ,  SCHARF THORSTEN

IPC: H01L23/482 ,  H01L21/60

Abstract: Es wird eine Chipanordnung (102) bereitgestellt. Die Chipanordnung (102) enthält: einen Chip (104), der mindestens einen elektrisch leitenden Kontakt (106) enthält; ein Passivierungsmaterial (108), das über den mindestens einen elektrisch leitenden Kontakt (106) ausgebildet ist; ein Kapselungsmaterial (112), das über dem Passivierungsmaterial (108) ausgebildet ist; ein oder mehrere Löcher (114), die durch das Kapselungsmaterial (112) und das Passivierungsmaterial (108) ausgebildet sind, wobei das Passivierungsmaterial (108) das eine oder die mehreren Löcher (114) mindestens teilweise umgibt; und elektrisch leitendes Material (116), das innerhalb des einen oder der mehreren Löcher (114) vorgesehen ist, wobei das elektrisch leitende Material (116) mit dem mindestens einen elektrisch leitenden Kontakt (106) elektrisch verbunden ist.