公开(公告)号：DE112019002321T5

公开(公告)日：2021-03-18

申请号：DE112019002321

申请日：2019-06-25

Applicant: INTEL CORP

Inventor： AUGUSTINE CHARLES ,  KHELLAH MUHAMMAD M ,  RAMAN ARVIND ,  CHOUBAL ASHISH ,  AFZAL ABDULLAH ,  MERCHANT FEROZE ,  SUBRAMANIAN KARTHIK

IPC: G06F1/32

Abstract: Es wird ein Gerät bereitgestellt, welches umfasst: mehrere Vorrichtungen, die mit einer Eingangsenergieversorgungsschiene und einer Ausgangsenergieversorgungsschiene gekoppelt sind, eine erste Schaltungsanordnung, die mit den mehreren Vorrichtungen gekoppelt ist, wobei die erste Schaltungsanordnung ausgelegt ist, um eine oder mehrere der mehreren Vorrichtungen gemäß einer Steuerung einzuschalten oder auszuschalten, und eine zweite Schaltungsanordnung, die mit der ersten Schaltungsanordnung gekoppelt ist, wobei die zweite Schaltungsanordnung einen vollständig digitalen Proportional-Differential-Mechanismus umfasst, um die Steuerung gemäß einer digitalen Darstellung von Spannung an der Ausgangsenergieversorgungsschiene zu erzeugen.

公开(公告)号：DE112007003113B4

公开(公告)日：2013-04-18

申请号：DE112007003113

申请日：2007-10-30

Applicant: INTEL CORP

Inventor： HACKING LANCE ,  KUTTANNA BELLIAPPA ,  PATEL RAJESH ,  CHOUBAL ASHISH ,  FLETCHER TERRY ,  VARNUM STEVEN ,  PATEL BINTA

IPC: G06F1/28

Abstract: Verfahren, umfassend: Bereitstellen einer Spannungsquellenschnittstelle bei einem Kern eines integrierten Schaltkreises; Bereitstellen einer ersten Gruppe von Eingabe/Ausgabe-Pins für den integrierten Schaltkreis; Bereitstellen einer zweiten Gruppe von Eingabe/Ausgabe-Pins für den integrierten Schaltkreis; Empfangen eines Signals, das einen Leerlaufzustand für den integrierten Schaltkreis angibt; und als Antwort auf den Empfang des Signals, das den Leerlaufzustand für den integrierten Schaltkreis angibt, Reduzieren von Verlustleistung in dem Leerlaufzustand durch: Aufrechterhalten der Stromversorgung für die erste Gruppe von Eingabe/Ausgabe-Pins; und Senden eines Signals an einen externen Schaltkreis über die erste Gruppe von Eingabe/Ausgabe-Pins, wobei das Signal den externen Schaltkreis verständigt, die Stromversorgung für die zweite Gruppe von Eingabe/Ausgabe-Pins abzuschalten; wobei die Spannungsquellenschnittstelle zum Kern, die erste Gruppe von Eingabe/Ausgabe-Pins und die zweite Gruppe von Eingabe/Ausgabe-Pins separate Spannungsebenen einnehmen und ferner wobei die erste Gruppe von Eingabe/Ausgabe-Pins und die zweite Gruppe von Eingabe/Ausgabe-Pins Daten leiten.

公开(公告)号：GB2514236A

公开(公告)日：2014-11-19

申请号：GB201404549

申请日：2014-03-14

Applicant: INTEL CORP

Inventor： WEISSMANN ELIERZER ,  RAPPOPORT RINAT ,  MISHAELI MICHAEL ,  SHAFI HISHAM ,  LENZ ORON ,  BRANDT JASON W ,  FISCHER STEPHEN A ,  TOLL BRET L ,  SODHI INDER M ,  NAVEH ALON ,  SPRINIVASA GANAPATI ,  CHOUBAL ASHISH ,  HAHN SCOTT D ,  KOUFATY DAVID A ,  FENGER RUSSEL J ,  KHANNA GAURAV ,  GORBATOV EUGENE ,  NAIK MISHALI ,  HERDRICH ANDREW J ,  PRABHAKARAN ABIRAMI ,  JAHAGIRDAR SANJEEV ,  BRETT PAUL ,  NARVAEZ PAOLO ,  HENROID ANDREW D ,  SUBBAREDDY DHEERAJ R

IPC: G06F9/50 ,  G06F1/32

Abstract: A heterogeneous processor comprises a first physical core having a first instruction set and a first power consumption level, to execute a thread at a first performance level, and a second physical core having a second instruction set and a second power consumption level, to execute a thread at a second performance level. A virtual-to-physical mapping circuit is coupled to the first and second physical cores. The first physical core is mapped to a system firmware interface via a virtual core, and the second physical core is hidden from the system firmware interface. A single physical core may act as a bootstrap processor. The first physical core may act as the bootstrap processor and this may initialize the second physical core. In another embodiment there is a set of one or more small physical cores and at least one large processor core. Two or more small physical cores are exposed to a system firmware interface and the large physical core is hidden from the system firmware interface.

公开(公告)号：GB2456993B

公开(公告)日：2012-09-19

申请号：GB0909833

申请日：2007-10-30

Applicant: INTEL CORP

Inventor： HACKING LANCE E ,  KUTTANNA BELLIAPPA ,  PATEL RAJESH BHIKHUBHAI ,  CHOUBAL ASHISH ,  FLETCHER TERRY ,  VARNUM STEVEN ,  PATEL BINTA

IPC: G06F1/32

Abstract: A method to reduce idle leakage power in I/O pins of an integrated circuit using external circuitry. Initially, I/O pins on a package are subdivided into those that will also remain powered up and those that will power down during idle state. When a system enters a low power mode, a signal is sent to the external circuitry. The signal notifies the I/O pins that always remain powered up to notify the external circuitry to power down the other set of I/O pins.

公开(公告)号：DE112019000661T5

公开(公告)日：2020-12-03

申请号：DE112019000661

申请日：2019-02-08

Applicant: INTEL CORP

Inventor： AUGUSTINE CHARLES ,  KHELLAH MUHAMMAD M ,  RAMAN ARVIND ,  MERCHANT FEROZE ,  CHOUBAL ASHISH

IPC: H03K3/012 ,  G01R31/3185 ,  H03K3/3562

Abstract: Eine Vorrichtung, umfassend: ein Flip-Flop, umfassend eine Master-Stufe und eine Slave-Stufe, wobei die Slave-Stufe mit der Master-Stufe gekoppelt ist, wobei die Master- und Slave-Stufen mit einer ersten Stromversorgungsschiene gekoppelt sind; und eine Scanschaltungsanordnung, die mit der Slave-Stufe des Flip-Flops gekoppelt ist, wobei mindestens ein Abschnitt der Scanschaltungsanordnung mit einer zweiten Stromversorgungsschiene gekoppelt ist.

公开(公告)号：DE112007003113T5

公开(公告)日：2009-10-29

申请号：DE112007003113

申请日：2007-10-30

Applicant: INTEL CORP

Inventor： HACKING LANCE ,  KUTTANNA BELLIAPPA ,  PATEL RAJESH ,  CHOUBAL ASHISH ,  FLETCHER TERRY ,  VARNUM STEVEN ,  PATEL BINTA

IPC: G06F1/28

Abstract: A method to reduce idle leakage power in I/O pins of an integrated circuit using external circuitry. Initially, I/O pins on a package are subdivided into those that will also remain powered up and those that will power down during idle state. When a system enters a low power mode, a signal is sent to the external circuitry. The signal notifies the I/O pins that always remain powered up to notify the external circuitry to power down the other set of I/O pins.

公开(公告)号：GB2456993A

公开(公告)日：2009-08-05

申请号：GB0909833

申请日：2007-10-30

Applicant: INTEL CORP

Inventor： HACKING LANCE E ,  KUTTANNA BELLIAPPA ,  PATEL RAJESH BHIKHUBHAI ,  CHOUBAL ASHISH ,  FLETCHER TERRY ,  VARNUM STEVEN ,  PATEL BINTA

IPC: G06F1/32

Abstract: A method to reduce idle leakage power in I/O pins of an integrated circuit using external circuitry. Initially, I/O pins on a package are subdivided into those that will also remain powered up and those that will power down during idle state. When a system enters a low power mode, a signal is sent to the external circuitry. The signal notifies the I/O pins that always remain powered up to notify the external circuitry to power down the other set of I/O pins.