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公开(公告)号：CN1184978A
公开(公告)日：1998-06-17
申请号：CN97125368.4
申请日：1997-12-10
Applicant: 松下电器产业株式会社
IPC: G06F17/00
CPC classification number: G06F11/008
Abstract: 本发明提供一种切合其实际工作地估计由热载流子的影响造成的LSI的可靠性劣化的热载流子劣化估计方法。在延迟计算步骤中,根据电路信息和延迟库计算作为对象的LSI的各单元的延迟、输入波形斜率、及输出负载电容。在延迟劣化库生成步骤中,根据由热载流子的影响造成的单元的延迟变化的延迟劣化参数及延迟库并利用各单元的估计工作次数、输入波形斜率及输出负载电容,生成延迟参数的延迟劣化库。上述步骤反复进行规定反复次数。
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公开(公告)号：CN1139316A
公开(公告)日：1997-01-01
申请号：CN96104486.1
申请日：1996-04-26
Applicant: 松下电器产业株式会社
IPC: H03K17/00
CPC classification number: G06F17/5022
Abstract: 评价具有经由单元间布线而相互连接多个反相器单元构造的反相器链中信号的传输延迟时间，分别把对于各个反相器单元的输入引线的电压Vin1的上升沿的逻辑阈值电压Vth(rise)1设定为比该反相器单元的通断阈值电压Vthc1小的电压，把对于各个反相器单元的输入引线的电压Vin2的下降沿的逻辑阈值电压Vthh(fall)2设定为比该反相器单元的通断阈值电压Vthc2大的电压，以便保证进行各反相器单元的正值延迟时间Tpdc的评价。
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公开(公告)号：CN1574289A
公开(公告)日：2005-02-02
申请号：CN200410079416.3
申请日：2004-06-09
Applicant: 松下电器产业株式会社
IPC: H01L21/82
CPC classification number: G06F17/5022 , G01R31/318357 , G01R31/31928
Abstract: 本发明包括：基于电路信息通过计算电源端的一个半导体集成电路的每个实例的电压波形并且分析每个实例的电压波形，从而形成电压波形信息的步骤，通过抽象电压波形信息来形成电压抽象信息的步骤，以及基于电压抽象信息来计算实例的一个延迟值的步骤。
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公开(公告)号：CN1492497A
公开(公告)日：2004-04-28
申请号：CN03158409.8
申请日：2003-09-09
Applicant: 松下电器产业株式会社
CPC classification number: G06F17/5031 , G06F17/5045
Abstract: 本发明提供一种半导体集成电路的设计方法，可以不减少元件布置所需要的有效面积和电源焊盘以外所使用的焊盘数量，而且不增加处理时间，就能减少IR下降对时序的影响和IR下降自身，可以进行近似实际工作的时序仿真。在触发器驱动能力改变步骤，将任意触发器置换成所具有的延迟时间比从因电源布线的电阻成分引起电源电压产生压降的状态转变至理想电源的状态的时间长的触发器。由此，仅限定触发器来预先制作考虑IR下降的延迟库，可以减少库制作时间，且提高延迟计算步骤的延迟时间计算精度，进一步通过置换成驱动能力低的触发器，可以减少面积。
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公开(公告)号：CN101127055A
公开(公告)日：2008-02-20
申请号：CN200710126358.9
申请日：2007-06-29
Applicant: 松下电器产业株式会社
IPC: G06F17/50
CPC classification number: G06F17/5068 , H01L23/49838 , H01L23/50 , H01L24/48 , H01L24/49 , H01L2224/05554 , H01L2224/48091 , H01L2224/48227 , H01L2224/48235 , H01L2224/49112 , H01L2224/49171 , H01L2924/00014 , H01L2924/01004 , H01L2924/01005 , H01L2924/01006 , H01L2924/01013 , H01L2924/01015 , H01L2924/01019 , H01L2924/01029 , H01L2924/01033 , H01L2924/01056 , H01L2924/01057 , H01L2924/01074 , H01L2924/01075 , H01L2924/01082 , H01L2924/01087 , H01L2924/12041 , H01L2924/14 , H01L2924/15311 , H01L2924/19041 , H01L2924/19042 , H01L2924/19043 , H01L2924/30105 , H01L2924/30107 , H01L2924/3011 , H01L2924/3025 , H01L2924/00 , H01L2224/45099 , H01L2224/05599
Abstract: 提供设计具有高可用性并且LSI的规模增大且集成度提高的半导体集成电路，以及设计不必要的辐射降低且热特性极佳的半导体集成电路系统的方法，实现与现有技术相反的设计流程，并且首先设计诸如印刷板之类的安装基片，并且基于安装基片的设计结果设计用于安装LSI的封装基片，然后执行要安装在封装基片上的LSI的布局设计。
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Patent Agency Ranking
公开(公告)号：CN1506883A
公开(公告)日：2004-06-23
申请号：CN200310119595.4
申请日：2003-12-04
Applicant: 松下电器产业株式会社
Inventor： 岩西信房
IPC: G06F17/50
CPC classification number: G01R31/3016 , G01R29/26 , G01R31/2853 , H04B3/487
Abstract: 在并行线路长度提取过程中，输入布线和依据间距的基准值，该依据间距的基准值描述随线路间距而不同的并行线路长度的限定值，从而提取相邻线路之间的并行线路长度。在依据间距的并行线路长度检验过程中，针对并行线路长度提取过程中提取的相邻线路计算线路间距，将相邻线路之间的并行线路长度与依据间距的基准值比较，在并行线路长度较大的情况下确定发生串扰的部分。
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公开(公告)号：CN1128419C
公开(公告)日：2003-11-19
申请号：CN97125368.4
申请日：1997-12-10
Applicant: 松下电器产业株式会社
IPC: G06F17/00
CPC classification number: G06F11/008
Abstract: 本发明提供一种切合其实际工作地估计由热载流子的影响造成的LSI的可靠性劣化的热载流子劣化估计方法。在延迟计算步骤中，根据电路信息和延迟库计算作为对象的LSI的各单元的延迟、输入波形斜率、及输出负载电容。在延迟劣化库生成步骤中，根据由热载流子的影响造成的单元的延迟变化的延迟劣化参数及延迟库并利用各单元的估计工作次数、输入波形斜率及输出负载电容，生成延迟参数的延迟劣化库。上述步骤反复进行规定反复次数。
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公开(公告)号：CN1271705C
公开(公告)日：2006-08-23
申请号：CN03158409.8
申请日：2003-09-09
Applicant: 松下电器产业株式会社
CPC classification number: G06F17/5031 , G06F17/5045
Abstract: 本发明提供一种半导体集成电路的设计方法，可以不减少元件布置所需要的有效面积和电源焊盘以外所使用的焊盘数量，而且不增加处理时间，就能减少IR下降对时序的影响和IR下降自身，可以进行近似实际工作的时序仿真。在触发器驱动能力改变步骤，将任意触发器置换成所具有的延迟时间比从因电源布线的电阻成分引起电源电压产生压降的状态转变至理想电源的状态的时间大的触发器。由此，仅限定触发器来预先制作考虑IR下降的延迟库，可以减少库制作时间，且提高延迟计算步骤的延迟时间计算精度，进一步通过置换成驱动能力低的触发器，可以减少面积。
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公开(公告)号：CN1261898C
公开(公告)日：2006-06-28
申请号：CN200310119595.4
申请日：2003-12-04
Applicant: 松下电器产业株式会社
Inventor： 岩西信房
IPC: G06F17/50
CPC classification number: G01R31/3016 , G01R29/26 , G01R31/2853 , H04B3/487
Abstract: 在并行线路长度提取过程中，输入布线和依据间距的基准值，该依据间距的基准值描述随线路间距而不同的并行线路长度的限定值，从而提取相邻线路之间的并行线路长度。在依据间距的并行线路长度检验过程中，针对并行线路长度提取过程中提取的相邻线路计算线路间距，将相邻线路之间的并行线路长度与依据间距的基准值比较，在并行线路长度较大的情况下确定发生串扰的部分。
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公开(公告)号：CN1474448A
公开(公告)日：2004-02-11
申请号：CN03127819.1
申请日：2003-08-11
Applicant: 松下电器产业株式会社
CPC classification number: G06F17/505 , G06F17/5022 , G06F17/5068
Abstract: 本发明提供一种半导体集成电路器件的设计方法，该半导体集成电路器件通过金属布线来连接硅晶片上形成的晶体管的端子间，其特征在于，具有以下步骤：第一步骤，输入有关上述晶体管的信息，进行概略布置以使上述晶体管间连接的布线距离和布线电容最小；第二步骤，根据上述晶体管的概略布置来制作有关压降值的信息；及第三步骤，根据有关上述压降值的信息来进行上述晶体管的布置。
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