公开(公告)号：GB2522589A

公开(公告)日：2015-07-29

申请号：GB201509409

申请日：2013-08-15

Applicant: IBM

Inventor： CHENG KANGGUO ,  BASKER VEERARAGHAVAN S ,  DORIS BRUCE B ,  KHAKIFIROOZ ALI ,  RIM KERN

IPC: H01L29/78 ,  H01L21/336 ,  H01L21/84 ,  H01L27/12 ,  H01L29/66

Abstract: Methods and structures for forming a localized silicon-on-insulator (SOI) finFET (104) are disclosed. Fins are formed on a bulk substrate (102). Nitride spacers (208) protect the fin sidewalls. A shallow trench isolation region (412) is deposited over the fins. An oxidation process causes oxygen to diffuse through the shallow trench isolation region (412) and into the underlying silicon. The oxygen reacts with the silicon to form oxide, which provides electrical isolation for the fins. The shallow trench isolation region is in direct physical contact with the fins and/or the nitride spacers that are disposed on the fins.

公开(公告)号：GB2503378B

公开(公告)日：2015-03-25

申请号：GB201316653

申请日：2012-03-07

Applicant: IBM

Inventor： CHENG KANGGUO ,  DORIS BRUCE ,  KHAKIFIROOZ ALI ,  KULKARNI PRANITA

IPC: H01L21/84 ,  H01L29/423 ,  H01L29/66

公开(公告)号：DE112013000515T5

公开(公告)日：2014-10-09

申请号：DE112013000515

申请日：2013-02-05

Applicant: IBM

Inventor： REZNICEK ALEXANDER ,  KHAKIFIROOZ ALI ,  ADAM THOMAS N ,  CHENG KANGGUO

IPC: H01L29/78 ,  H01L21/336

Abstract: Es werden ein Feldeffekttransistor und ein Herstellungsverfahren bereitgestellt. Der Feldeffekttransistor weist eine Vielzahl von länglichen uniaxial verspannten SiGe-Zonen auf, die auf einem Siliciumsubstrat angeordnet sind und so ausgerichtet sind, dass sie parallel zur Fließrichtung elektrischer Ladungsträger in dem Kanal verlaufen. Die länglichen uniaxial verspannten SiGe-Zonen sind senkrecht zu dem Transistor-Gate ausgerichtet und queren dieses.

公开(公告)号：DE112012005252T5

公开(公告)日：2014-10-09

申请号：DE112012005252

申请日：2012-11-12

Applicant: IBM

Inventor： CHENG KANGGUO ,  TODI RAVI M ,  ERVIN JOSEPH ,  PEI CHENGWEN ,  WANG GENG

IPC: H01L21/336

Abstract: Eine dielektrische Vorlagenschicht wird auf einem Substrat abgeschieden. Leitungsgräben werden innerhalb der dielektrischen Vorlagenschicht durch eine anisotrope Ätzung ausgebildet, die eine strukturierte Maskenschicht einsetzt. Bei der strukturierten Maskenschicht kann es sich um eine strukturierte Photolackschicht oder eine strukturierte Hartmaskenschicht handeln, die durch sonstige Bildübertragungsverfahren ausgebildet wird. Ein unterer Abschnitt jedes Leitungsgrabens wird durch einen selektiven Seltenerdoxid-Epitaxieprozess mit einem epitaktischen Seltenerdoxidmaterial gefüllt. Ein oberer Abschnitt jedes Leitungsgrabens wird durch einen selektiven Halbleiter-Epitaxieprozess mit einem epitaktischen Halbleitermaterial gefüllt. Die dielektrische Vorlagenschicht wird vertieft, um eine dielektrische Materialschicht auszubilden, die eine seitliche elektrische Isolation zwischen Finnenstrukturen bereitstellt, die jeweils einen Stapel aus einem Seltenerdoxid-Finnenabschnitt und einem Halbleiter-Finnenabschnitt beinhalten.

公开(公告)号：GB2503176B

公开(公告)日：2014-07-02

申请号：GB201317939

申请日：2012-01-16

Applicant: IBM

Inventor： KHAKIFIROOZ ALI ,  CHENG KANGGUO ,  DORIS BRUCE ,  HAENSCH WILFRIED E A ,  HARAN BALASUBRAMANIAN ,  KULKARNI PRANITA

IPC: H01L21/8244 ,  H01L21/768 ,  H01L21/8234

Abstract: A common cut mask is employed to define a gate pattern and a local interconnect pattern so that local interconnect structures and gate structures are formed with zero overlay variation relative to one another. A local interconnect structure may be laterally spaced from a gate structure in a first horizontal direction, and contact another gate structure in a second horizontal direction that is different from the first horizontal direction. Further, a gate structure may be formed to be collinear with a local interconnect structure that adjoins the gate structure. The local interconnect structures and the gate structures are formed by a common damascene processing step so that the top surfaces of the gate structures and the local interconnect structures are coplanar with each other.

公开(公告)号：GB2503378A

公开(公告)日：2013-12-25

申请号：GB201316653

申请日：2012-03-07

Applicant: IBM

Inventor： CHENG KANGGUO ,  DORIS BRUCE ,  KHAKIFIROOZ ALI ,  KULKARNI PRANITA

IPC: H01L21/84 ,  H01L29/423 ,  H01L29/66

Abstract: MOSFETs and methods for making MOSFETs with a recessed channel and abrupt junctions are disclosed. The method includes creating source and drain extensions while a dummy gate is in place. The source/drain extensions create a diffuse junction with the silicon substrate. The method continues by removing the dummy gate and etching a recess in the silicon substrate. The recess intersects at least a portion of the source and drain junction. Then a channel is formed by growing a silicon film to at least partially fill the recess. The channel has sharp junctions with the source and drains, while the unetched silicon remaining below the channel has diffuse junctions with the source and drain. Thus, a MOSFET with two junction regions, sharp and diffuse, in the same transistor can be created.

公开(公告)号：DE102012206478B4

公开(公告)日：2013-12-24

申请号：DE102012206478

申请日：2012-04-19

Applicant: IBM

Inventor： KHAKIFIROOZ ALI ,  DORIS BRUCE B ,  CHENG KANGGUO

IPC: H01L29/78 ,  H01L21/336 ,  H01L21/76 ,  H01L27/092 ,  H01L27/12

Abstract: Extrem-dünner-Halbleiter-auf-Isolator(ETSOI)-Einheit, umfassend: a. eine Rück-Gate-Schicht (30) auf einem Substrat (5), die von einer dünnen vergrabenen Oxid(BOX)-Schicht (25) bedeckt ist; b. eine extrem dünne SOI-Schicht (20) auf der dünnen BOX-Schicht (25); c. eine FET-Einheit teilweise auf und teilweise in der extrem dünnen (ET) SOI-Schicht, die einen durch Abstandshalter (15) isolierten Gate-Stapel aufweist, und d. einen gegenüber der BOX-Schicht (25) dickeren dielektrischen Abschnitt (50), der gegenüber einem FET-Gate selbstausgerichtet ist, und Hohlräume (60) innerhalb des dickeren dielektrischen Abschnitts (50) unterhalb von Source- und Drain-Gebieten (11, 12).

公开(公告)号：DE112012001158T5

公开(公告)日：2013-12-19

申请号：DE112012001158

申请日：2012-03-07

Applicant: IBM

Inventor： KULKARNI PRANITA ,  CHENG KANGGUO ,  DORIS BRUCE ,  KHAKIFIROOZ ALI

IPC: H01L21/00 ,  H01L21/84

Abstract: Es werden MOSFETs und Verfahren zur Herstellung von MOSFETs mit einem ausgesparten Kanal und abrupten Übergängen offenbart. Das Verfahren umfasst das Erzeugen von Source- und Drain-Erweiterungen, während sich eine Platzhalter-Gate-Zone in ihrer Position befindet. Die Source/Drain-Erweiterungen erzeugen mit dem Siliciumsubstrat einen diffusen Übergang. Das Verfahren wird durch Entfernen der Platzhalter-Gate-Zone und Ätzen einer Aussparung in dem Siliciumsubstrat fortgesetzt. Die Aussparung schneidet zumindest einen Abschnitt des Source- und Drain-Übergangs. Anschließend wird durch Anwachsen einer Siliciumdünnschicht ein Kanal gebildet, um die Aussparung zumindest teilweise zu füllen. Der Kanal weist scharfe Übergange mit der Source- und Drain-Zone auf, während das ungeätzte Silicium, welches unterhalb des Kanals verbleibt, diffuse Übergänge mit der Source- und Drain-Zone aufweist. Somit kann ein MOSFET mit zwei Übergangszonen, scharf und diffus, in demselben Transistor erzeugt werden.

公开(公告)号：GB2497185A

公开(公告)日：2013-06-05

申请号：GB201220942

申请日：2012-11-21

Applicant: IBM

Inventor： STANDAERT THEODORUS EDUARDUS ,  HARAN BALASUBRAMANIAN ,  CHENG KANGGUO ,  PONOTH SHOM ,  YAMASHITA TENKO ,  SEO SOON-CHEON

IPC: H01L29/66

Abstract: A method of fabricating a FinFET 200 is disclosed which comprises the steps of forming a plurality of fins on a dielectric substrate. A gate layer (208, figure 2A) is deposited over the fins. In some embodiments the fin hardmask that is present on the tops of each fin is removed from some of the fins prior to the deposition of the gate layer. A gate hardmask (210) is then deposited over the gate layer. A portion of the gate hardmask layer and gate layer are then removed. In some embodiments this removal step also removes portions of the fins underneath. In other embodiments portions 202A, 202B, 202C of a subset of fins are removed with an etch. The portion of the etched sacrificial fins that remain are called finlets 220. These finlets remain under the gate of the FinFET. In some embodiments the remaining fins are subsequently merged together.

公开(公告)号：DE102012206478A1

公开(公告)日：2012-11-22

申请号：DE102012206478

申请日：2012-04-19

Applicant: IBM

Inventor： KHAKIFIROOZ ALI ,  DORIS BRUCE B ,  CHENG KANGGUO

IPC: H01L29/78 ,  H01L21/336 ,  H01L21/76 ,  H01L27/092 ,  H01L27/12

Abstract: Eine extrem-dünner-SOI-MOSFET-Einheit auf einem SOI-Substrat ist mit einer Rück-Gate-Schicht auf einem Si-Substrat, bedeckt mit einer dünnen BOX-Schicht; einer extrem dünnen SOI-Schicht (ETSOI) auf der dünnen BOX-Schicht; und einer FET-Einheit auf der ETSOI-Schicht, die einen durch Abstandshalter isolierten Gate-Stapel aufweist, versehen. Das dünne BOX ist unter dem ETSOI-Kanal gebildet und ist miin versehen, um die Parasitärkapazität von Source/Drain zu Rück-Gate zu verringern. Der dickere dielektrische Abschnitt ist gegenüber dem Gate selbstausgerichtet. Innerhalb des dickeren dielektrischen Abschnitts wird ein Hohlraum unter dem Source/Drain-Gebiet gebildet. Das Rück-Gate wird durch ein Gebiet eines durch Implantation geschädigten Halbleiters und das Bilden einer isolierenden Schicht durch laterales Ätzen und Rückfüllen mit Dielektrikum festgelegt.