公开(公告)号：KR100518952B1

公开(公告)日：2005-10-06

申请号：KR1020030097264

申请日：2003-12-26

Applicant: 한국전자통신연구원

Inventor： 윤용선 ,  박건식 ,  유성욱 ,  임병원 ,  김상기 ,  김보우 ,  구진근

IPC: H01L29/737

Abstract: 본 발명은 자기정렬된 에미터/베이스 구조를 가지는 실리콘-게르마늄(SiGe) 이종접합 바이폴라 트랜지스터의 제조 방법에 관한 것이다. 베이스 상부에 고농도의 이온이 도핑된 다결정 혹은 비정질 실리콘막으로 익스트린식 베이스 역할을 하는 베이스 전극을 형성한다. 다결정 혹은 비정질 실리콘막은 증착시 두께 조절이 용이하여 익스트린식 베이스의 저항값을 충분히 감소시킬 수 있다. 익스트린식 베이스의 두께는 인트린식 베이스의 두께에 영향을 미치지 않기 때문에 인트린식 베이스는 얇게 형성하고, 익스트린식 베이스는 두껍게 형성하여 소자의 전기적 특성을 극대화시킬 수 있다.

公开(公告)号：KR100480444B1

公开(公告)日：2005-04-06

申请号：KR1020010081324

申请日：2001-12-19

Applicant: 한국전자통신연구원

Inventor： 임태영 ,  엄낙웅 ,  김보우

IPC: H03K19/20

Abstract: 본 발명은 디지털 전자회로의 설계에 이용되는 복합 기능을 갖는 논리소자에 관한 것으로, 동작 전원전압이 인가되는 전원 핀, 외부로부터 신호가 인가되는 입력 핀 및 신호의 출력을 위한 출력 핀을 구비하는 핀부와, 서로 다른 다수의 논리소자로 이루어지며 입력 핀으로 인가되는 신호들의 논리 결과를 산출하는 복합 기능 논리부와, 복합 기능 논리부로부터 출력되는 신호 중 하나의 신호를 선택하여 출력 핀으로 변별된 논리신호를 출력하는 논리 기능 변별부를 포함하여 이루어져 논리소자 제조 공정 시 사용되는 마스크의 수 및 핀 수를 최소화시킨다.

公开(公告)号：KR1020050019477A

公开(公告)日：2005-03-03

申请号：KR1020030057274

申请日：2003-08-19

Applicant: 한국전자통신연구원

Inventor： 박종문 ,  박건식 ,  유성욱 ,  윤용선 ,  김상기 ,  김보우 ,  구진근

IPC: H01L21/335

Abstract: PURPOSE: A method for fabricating T gate in a compound semiconductor device is provided to reduce number of a manufacturing process by once coating one kind of resist. CONSTITUTION: A dielectric film(52) is formed on a semiconductor substrate(50). A resist layer is formed on the dielectric film. A resist layer pattern(54a) is formed by patterning firstly the resist layer. The compound semiconductor substrate is exposed by a first opening(62) that is formed by etching the dielectric film with the resist layer pattern as a mask. A second opening that is larger than the first opening is formed by patterning secondly the resist layer pattern. A metal film buries the first opening, simultaneously the metal film is also formed at the lower portion of the second opening and on the whole surface of the compound semiconductor substrate that the resist layer pattern is formed thereon. A T-type gate showing a leg-type in the first opening and a body-type on the dielectric film is formed by removing the resist layer pattern.

Abstract translation: 目的：提供一种在化合物半导体器件中制造T栅的方法，以通过一次涂覆一种抗蚀剂来减少制造工艺的数量。 构成：在半导体衬底（50）上形成电介质膜（52）。 在电介质膜上形成抗蚀剂层。 通过首先形成抗蚀剂层形成抗蚀剂层图案（54a）。 化合物半导体衬底通过用抗蚀剂层图案作为掩模蚀刻电介质膜而形成的第一开口（62）暴露。 大于第一开口的第二开口通过二次图案化形成抗蚀剂层图案。 金属膜掩埋第一开口，同时金属膜也形成在第二开口的下部和化合物半导体衬底的形成有抗蚀剂层图案的整个表面上。 通过去除抗蚀剂层图案，形成在第一开口中显示腿型的T型栅极和电介质膜上的体型。

公开(公告)号：KR100444177B1

公开(公告)日：2004-08-09

申请号：KR1020010083457

申请日：2001-12-22

Applicant: 한국전자통신연구원

Inventor： 곽명신 ,  엄낙웅 ,  김보우

IPC: H03H17/02

Abstract: PURPOSE: An interpolation filter using an over-sampling method is provided to control an over-sampling ratio and perform accurately a sampling conversion process by using a two-level interpolation filter and the second order demodulator. CONSTITUTION: An interpolation filter includes a two-level interpolation filter and the second order sigma delta demodulator(300). The two-level interpolation filter is formed with an FIR filter(100) and a Comb filter(200) in order to perform an over-sampling process for a digital input signal of low frequency. The second order sigma delta demodulator receives the sampled signal from the two-level interpolation filter and output PDM data of 1 bit. The FIR filter includes a data register having a shift register, a coefficient ROM for storing filter calculation coefficients, a multiplier for multiplying the output of the data register by the filter coefficient of the coefficient ROM, an adder for adding an output of the multiplier to an output of the accumulator, a multiplexer for receiving the output of the accumulator and outputting parallel data of 10 bits, and a serial/parallel register for converting the parallel data of 10 bits to the serial data of 10 bits.

Abstract translation: 目的：提供使用过采样方法的插值滤波器来控制过采样率，并通过使用二级插值滤波器和二阶解调器来精确地执行采样转换过程。 构成：内插滤波器包括两级内插滤波器和二阶西格玛德尔塔解调器（300）。 两级插值滤波器由FIR滤波器（100）和梳状滤波器（200）形成，以便对低频数字输入信号执行过采样处理。 二阶西格玛德尔塔解调器接收来自两级插值滤波器的采样信号并输出​​1位的PDM数据。 FIR滤波器包括具有移位寄存器的数据寄存器，用于存储滤波器计算系数的系数ROM，用于将数据寄存器的输出乘以系数ROM的滤波器系数的乘法器，用于将乘法器的输出与 累加器的输出，用于接收累加器的输出并输出10位的并行数据的多路复用器以及用于将10位的并行数据转换为10位的串行数据的串行/并行寄存器。

公开(公告)号：KR100433627B1

公开(公告)日：2004-05-31

申请号：KR1020010078171

申请日：2001-12-11

Applicant: 한국전자통신연구원

Inventor： 박기혁 ,  엄낙웅 ,  김보우

IPC: G06F7/44

Abstract: PURPOSE: A low-power complex number multiplier is provided to reduce an electric power consumption by operating the optimum multiplier only in the case that a real number and an imaginary number of two input complex numbers are identical. CONSTITUTION: In a complex number multiplier for calculating the product of two complex numbers('x', 'y'), the first multiplier(201) multiplies a real number of 'x' by a real number of 'y'. The second multiplier(202) multiplies an imaginary number of 'x' by an imaginary number of 'y'. The third multiplier(203) multiplies a real number of 'x' by an imaginary number of 'y'. The fourth multiplier(204) multiplies an imaginary number of 'x' by a real number of 'y'. A subtracter(205) calculates a difference of output values of the first multiplier(201) and the second multiplier(202), and calculates a real number of the product of two complex numbers('x', 'y'). An adder(206) calculates the sum of the output values of the third multiplier(203) and the fourth multiplier(204), and calculates an imaginary number of the product of two complex numbers('x', 'y'). A selection unit(300) is included between the third multiplier(203)/the fourth multiplier(204) and the adder(206) for inputting the output values of the first multiplier(201) and the second multiplier(202) to the adder(206) in the case that at least one real number and at least one imaginary number are identical.

Abstract translation: 目的：仅在两个输入复数的实数和虚数相同的情况下，通过操作最佳乘法器来提供低功率复数乘法器以减少电能消耗。 构成：在用于计算两个复数（'x'，'y'）的乘积的复数乘法器中，第一乘法器（201）将实数“x”乘以实数“y”。 第二乘法器（202）将虚数'x'乘以虚数'y'。 第三乘法器（203）将实数“x”乘以虚数“y”。 第四乘法器（204）将虚数'x'乘以实数'y'。 减法器（205）计算第一乘法器（201）和第二乘法器（202）的输出值的差值，并计算两个复数（'x'，'y'）乘积的实数。 加法器（206）计算第三乘法器（203）和第四乘法器（204）的输出值之和，并计算两个复数（'x'，'y'）的乘积的虚数。 在第三乘法器（203）/第四乘法器（204）和加法器（206）之间包括一个选择单元（300），用于将第一乘法器（201）和第二乘法器（202）的输出值输入到加法器 （206）在至少一个实数和至少一个虚数相同的情况下。

公开(公告)号：KR100398046B1

公开(公告)日：2003-09-19

申请号：KR1020010047622

申请日：2001-08-08

Applicant: 한국전자통신연구원

Inventor： 박종문 ,  권성구 ,  유성욱 ,  박건식 ,  김보우 ,  김대용

IPC: H01L21/768

Abstract: PURPOSE: A method for fabricating a metal interconnection of a semiconductor device is provided to prevent a fine pillar-type metal pattern, by making metal layers connected by a pillar-type metal pattern, by forming the metal pattern after a process for patterning a metal layer for forming a lower metal interconnection, by having the lower metal interconnection and the metal pad made of a metal layer, and by making the lower portion of the metal pattern broader than the upper portion. CONSTITUTION: An interlayer dielectric is formed on a semiconductor substrate(301) and patterned to form a contact hole so that a predetermined portion of the substrate is exposed. A metal layer and an anti-reflective coating(ARC) are sequentially formed on the interlayer dielectric to fill the contact hole. The ARC is patterned. The metal layer in the exposed portion is etched to form a lower metal interconnection. After a photoresist layer is formed, a predetermined photoresist layer pattern is formed on the ARC. The photoresist layer is patterned to make the photoresist layer left between the lower metal interconnections. After the ARC is patterned, the metal layer in the exposed portion is etched to form the metal pattern. After a spacer(306) is formed on the sidewall of the metal pattern and the lower metal interconnection, the metal layer in the exposed portion is etched. The second interlayer dielectric(313) is formed and planarized until the surface of the metal pattern is exposed. A metal interconnection is formed on the second interlayer dielectric.

Abstract translation: 目的：提供一种用于制造半导体器件的金属互连的方法，以通过在用于图案化金属图案的工艺之后形成金属图案来制造通过柱型金属图案连接的金属层来防止细柱型金属图案 通过使下金属互连和由金属层制成的金属焊盘以及通过使金属图案的下部比上部宽而形成下金属互连。 构成：在半导体衬底（301）上形成层间电介质并将其图案化以形成接触孔，使得衬底的预定部分被暴露。 在层间电介质上顺序形成金属层和抗反射涂层（ARC）以填充接触孔。 ARC是图案化的。 暴露部分中的金属层被蚀刻以形成下金属互连。 在形成光致抗蚀剂层之后，在ARC上形成预定的光致抗蚀剂层图案。 将光致抗蚀剂层图案化以使光致抗蚀剂层留在下金属互连之间。 在ARC被图案化之后，暴露部分中的金属层被蚀刻以形成金属图案。 在金属图案的侧壁和下金属互连上形成间隔件（306）之后，蚀刻暴露部分中的金属层。 形成并平坦化第二层间电介质（313），直到金属图案的表面暴露。 在第二层间电介质上形成金属互连。

公开(公告)号：KR1020030050802A

公开(公告)日：2003-06-25

申请号：KR1020010081324

申请日：2001-12-19

Applicant: 한국전자통신연구원

Inventor： 임태영 ,  엄낙웅 ,  김보우

IPC: H03K19/20

CPC classification number: H03K19/20 ,  H03K19/0013

Abstract: PURPOSE: A logic device provided with multi function is provided to implement the logic device having a desired function by integrating a logic device having various functions and by selectively utilizing from 2 to 4 masks during the manufacturing process when the phase of the signal is amplified or the conditional signal is generated by the logic device. CONSTITUTION: A logic device provided with multi function includes a pin block(51), a complex function logic block(52) and a plurality of logic function discrimination blocks. The pin block(51) is provided with a pair of power pins(514,515) applied thereto an operation power voltage, a pair of input pins(511,512) and an output pin(513) for outputting the output of the signal. The complex function logic block(52), made of a plurality of logic devices, calculates the logical result of the signals applied to the input pins(511,512). The logic function discrimination block selects one of signals outputted from the complex function logic block(52) and outputs the discriminated logic signal to the output pin(513).

Abstract translation: 目的：提供具有多功能的逻辑器件，通过集成具有各种功能的逻辑器件和通过在信号的相位被放大时在制造过程中有选择地利用2至4个掩模来实现具有期望功能的逻辑器件，或者 条件信号由逻辑器件产生。 构成：提供多功能的逻辑器件包括引脚块（51），复合函数逻辑块（52）和多个逻辑功能鉴别块。 引脚块（51）设有一对施加于其上的工作电源电压的一对电源引脚（514,515），用于输出信号的输出引脚（511,512）和输出引脚（513）。 由多个逻辑器件构成的复合函数逻辑块（52）计算施加到输入引脚（511,512）的信号的逻辑结果。 逻辑功能识别块选择从复功能逻辑块（52）输出的信号之一，并将判别逻辑信号输出到输出引脚（513）。

公开(公告)号：KR100258175B1

公开(公告)日：2000-06-01

申请号：KR1019970075365

申请日：1997-12-27

Applicant: 한국전자통신연구원

Inventor： 김도훈 ,  손영준 ,  권진혁 ,  정해빈 ,  김보우

IPC: H01L21/027

Abstract: PURPOSE: A method and an apparatus for aligning a reticle are provided to measure the rotation of the reticle and to achieve the high accuracy of a position alignment by using a position sensing device. CONSTITUTION: A reticle aligning device comprises a semiconductor laser module(201) including a semiconductor laser(210) and a collimator lens(211) for generating a parallel laser beam(202). A prism(203) is provided to refract the parallel laser beam(202) generated from the semiconductor layer module(201) at a right angle. Slits(205) are formed in a reticle(204) to allow the refracted laser beam to pass through the reticle(204). A position sensing device(206) is provided to detect the position of the parallel laser beam which passes through the slit(205) of the reticle(204).

Abstract translation: 目的：提供一种用于校准掩模版的方法和装置，以测量标线的旋转，并通过使用位置检测装置实现位置对准的高精度。 构成：掩模版对准装置包括半导体激光器模块（201），其包括用于产生平行激光束（202）的半导体激光器（210）和准直透镜（211）。 提供棱镜（203）以使直角从半导体层模块（201）产生的平行激光束（202）折射。 狭缝（205）形成在掩模版（204）中以允许折射的激光束通过标线（204）。 设置位置检测装置（206）以检测穿过标线（204）的狭缝（205）的平行激光束的位置。

公开(公告)号：KR100249790B1

公开(公告)日：2000-03-15

申请号：KR1019970070302

申请日：1997-12-19

Applicant: 한국전자통신연구원

Inventor： 이종현 ,  장원익 ,  최창억 ,  백종태 ,  김보우

IPC: H01L21/027

Abstract: 본 발명은 진공 밀봉이 요구되는 멤즈 소자의 형성시, 웨이퍼위에 형성된 모든 소자를 한꺼번에 진공 밀봉하고 또한 진공 성능을 높일 수 있는 진공 밀봉 방법을 사용하는 멤즈 소자의 제조 방법을 제공한다.
SOI 하부 실리콘(21)상에 절연 산화막(22)과 상부 실리콘(23)을 증착하고, 상부 실리콘 및 절연 산화막을 식각하여 트랜치(27)를 형성하는 것에 의해 가동 구조체(24)와 실리콘 전극(25)을 형성하여 멤즈소자의 영역을 정의하고, 실리콘 전극(25)상에 절연막(32)과 완충막(33)을 개재한 금속배선(34)을 형성한 후, 가동 구조체(24)의 영역을 제외한 전 표면상에 평탄화된 접착용 산화막(35)을 형성하고, 가동구조체(24)의 하부의 절연 산화막(22)과 실리콘 전극(25)측면의 트랜치 내부의 절연막(32)을 제거하여 멤즈소자 구조체을 정의한 후, 진공상태에서 유리기판(38)을 접착용 산화막(35)에 진공상태에서 접착하여 가동구조체(24) 및 실리콘 전극(25)이 진공상태에 있는 멤즈소자를 제조한다.

公开(公告)号：KR100246602B1

公开(公告)日：2000-03-15

申请号：KR1019970036696

申请日：1997-07-31

Applicant: 한국전자통신연구원

Inventor： 이종호 ,  김보우 ,  유종선

IPC: H01L21/336

CPC classification number: H01L29/66477 ,  H01L21/02381 ,  H01L21/02532 ,  H01L21/02639 ,  H01L29/41733 ,  H01L29/66636 ,  H01L29/66772 ,  H01L29/78618 ,  H01L29/78654 ,  H01L29/78684

Abstract: 1. 청구범위에 기재된 발명이 속한 기술분야
본 발명은 반도체 제조 분야에 관한 것임.
2. 발명이 해결하려고 하는 기술적 과제
본 발명은 바디 단자가 플로팅된 SOI 기판 상에 형성된 모스 트랜지스터에서의 낮은 항복전압 및 높은 소오스/드레인 저항 특성을 개선하는 모스 트랜지스터 및 그 제조방법을 제공하고자 함.
3. 발명의 해결방법의 요지
본 발명은 종래의 통상적인 공정을 크게 변화시키지 않으면서, 선택적 SiGe 에피택셜층(또는 Ge을 포함하는 선택적 폴리실리콘층)에 의한 밴드 갭 조절로 기생 바이폴라의 작용을 저하시킴으로서 항복전압 저하를 방지하고, SiGe 에피택셜층(또는 Ge를 포함하는 선택적 폴리실리콘층)의 두께를 증가시킴으로써 소오스/드레인 저항을 낮춤.
4. 발명의 중요한 용도
반도체 장치 제조에 이용됨.