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公开(公告)号：KR100221552B1
公开(公告)日：1999-09-15
申请号：KR1019960064202
申请日：1996-12-11
Applicant: 한국전자통신연구원
IPC: H01L29/78
Abstract: 본 발명의 고전압 전력소자는 충간 절연막을 게이트측에서 드레인영역측으로 경사지게 형성하고, 이 충간 절연막상에 그의 일측이 게이트와 중첩(coverlap)되며, 타측이 드레인영역(33)과 접속되는 V-자형 구조를 가지는 드레인 금속 전계판을 형성한 구성을 가지고 있다.
이러한 드레인 급속 전계판을 추가로 형성한 본 발명의 전력소자는 드레인 전압이 증가할수록 금속 전계판에 가해지는 전압이 증가하고 이에 의한 수직 전계(vertical electric field)에 의해 수평전계가 감소하게 된다.
따라서, 드레인으로부터 거리에 반비례하여 수직전계를 가해줌으로사 핀치저항을 드레인 부근에 만들고, 드레인 전압이 낮은 경우 핀치저항이 발생하지 않으므로 저항 특성이 개선되어 드레인 전압이 증가할수록 드레인으로부터 핀치저항이 증가하는 특성을 가지고 있어 고 전압에 사용이 가능하다.-
公开(公告)号：KR100218689B1
公开(公告)日：1999-09-01
申请号：KR1019960063139
申请日：1996-12-09
Applicant: 한국전자통신연구원
IPC: H01L21/8248
Abstract: 본 발명은 반도체 소자의 제조 방법에 관한 것으로, 고내압 고주파용 아날로그/디지탈 바이폴라 소자, 디지털 회로용 CMOS 소자, 고내압용 LDMOS 및 대전류용 VDMOS 소자를 one-chip하는 공정 기술을 구현하였으며, 스마트 IC(Smart IC)의 신호 처리용으로 주로 사용되는 바이폴라 소자의 성능 향상을 위하여 PSA를 이용한 고집적도, 고주파용 PSA소자 제조 과정을 구현하였으며 동시에 20V급 이상의 고내압 바이폴라 소자의 공정 과정도 수용하였다. 또한 집적화가 용이하도록 VDMOS의 드레인 전극을 기판이 아닌 평면위에서 배선하도록 공정 설계를 하였고, 이과정에서 VDMOS의 on- 저항 특성 향상과 바이폴라 소자의 콜렉터 직렬 저항 감소를 위해 요구되는 sink 확산 공정시 측면 확산에 의한 전기적 특성 저하를 방지하기 위하여 이중 트랜치 공정을 사용한 BCD 소자의 제조 방법이 제시된다.
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公开(公告)号：KR100211966B1
公开(公告)日：1999-08-02
申请号：KR1019970018815
申请日：1997-05-15
Applicant: 한국전자통신연구원
IPC: G01J1/02
Abstract: 본 발명은 넓은 에너지 밴드갭(wide energy band gap)을 갖는 신소재 합금을 이용하여 광전도성(photoconducting) 및 광전지성(photovoltaic)을 갖는 자외선 감지기와 그 제조방법에 관한 것이다. 종래의 자외선 감지기는 저전력 소형으로는 사용할 수 없으며 주변 자계(磁界, magnetic field)의 영향을 쉽게 받고, 광변환 효율이 낮고 외부 필터를 사용하여 가시광 및 적외선을 차단해야 하며, 양자효율이 낮으며, 가격이 비싸다는 문제점이 있었다. 그러나, 본 발명의 목적은 자외선 감지능력율 높이고, 근자외선에서 원자외선에 이르는 넓은 파장대에서 차단 주파수를 정밀하게 조절할 수 있으며, 간접에서 직접 에너지 밴드갭 변환에 따라 양자효율을 높이는 데에 있다. 그 특징은 사파이어 기판 위에 성장된 질화 알루미늄 층과, 상기 질화 알루미늄 층 위에 소정의 조성비로 성장된 N형(SiC)
1-X (AlN)
X 에피택시 층과, 상기 N형 (SiC)
1-X (AlN)
X 에피택시층 위에 소정의 조성비로 성장된 P형 (SiC)
1-X (AlN)
X 에피택시 층과, 상기 P형 (SiC)
1-X (AlN)
X 에피택시 층 위에 소정의 조성비로 성장된 P
+ 형 (SiC)
1-X (AlN)
X 에피택시 층과, 상기 N형 (SiC)
1-X (AlN)
X 에피택시 층 위에 형성된 N형 전극 및 상기 P
+ 형 (SiC)
1-X (AlN)
X 에피택시 층 위에 형성된 P형 전극으로 구성되는 데에 있다. 그 효과는 Si이나 SiC를 사용한 소자보다 자외선 감지능력과 양자효율을 크게 향상시킬 수 있다는 데에 그 효과가 있다.-
公开(公告)号：KR1019990052175A
公开(公告)日：1999-07-05
申请号：KR1019970071624
申请日：1997-12-22
Applicant: 한국전자통신연구원
IPC: H01L21/28
Abstract: 본 발명은 반도체 소자의 제조 공정시 미세패턴이 가능한 다층 금속배선의 제조방법을 제공한다.
본 발명의 다층 금속배선 방법은 반도체 소자가 형성되어 있는 기판상에 1차 금속 배선층과 상층 금속과의 접속을 위한 필라를 형성하기 위해 필라 형성용 금속막을 차례로 적층하고, 필라 형성용 금속막상에 감광막 패턴을 형성하여 산화막을 패터닝하여 산화막 패턴을 필라 형성용 마스크 패턴으로 이용 하며, 산화막으로 식각 마스크 패턴을 형성한 후, 1차 금속 배선층의 패턴 형상을 가지는 감광막 패턴을 형성하고, 감광막 패턴을 식각 마스크로 이용하여 필라 형성용 금속막을 식각하여 1차 금속 배선의 패터닝 형상을 필라 형성용 금속막에 형성한 후, 감광막 패턴을 제거하고 산화막으로된 마스크 패턴을 식각 마스크로 이용하여, 필라 형성용 금속막과 1차 금속 배선층을 동시에 패터닝하여 필라와 1차 금속배선을 형성하는 공정에 이루어진다.
본 발명은 필라를 형성하기 위한 마스크로서 산화막을 이용하므로서 단차의 발생을 없앨 수 있어, 1층이상의 상층 금속층을 미세하게 패터닝할 수 있다.-
公开(公告)号：KR1019990050418A
公开(公告)日：1999-07-05
申请号：KR1019970069537
申请日：1997-12-17
Applicant: 한국전자통신연구원
IPC: H01L29/78
Abstract: 본 발명은 게이트 영역과 소오스 영역으로부터 표류영역(drift region)의 일부분까지 각각 확장되는 이중 필드판(double field plate)구조를 갖는 LDMOS(Lateral Double Diffused MOS)형 전력소자를 제공한다. 이중 필드판 구조의 전력소자는 소자 동작시, 소오스 필드판 및 게이트 필드판 아래에 있는 표류영역에서의 공핍층 (depletion width)은 드레인 전압, 소오스 및 게이트 필드판간의 층간 절연막, 게이트 절연막 두께 및 게이트 전압등에 따라 변화하며, 표류영역의 중앙 또는 가장자리 부분에서의 공핍층이 더욱 커짐으로서 종래의 전력소자보다 항복전압 및 on-저항 특성이 동시에 개선되며, 특히 본 발명의 이중 필드판 구조의 전력소자는 인가된 게이트 전압에 의해 표류영역 중앙에서의 공핍층이 감소하여 결과적으로 캐리어가 통과할 수 있는 면적이 증가되므로 on-저항은 더욱 낮아지고. 또한 표류영역 가장자리에서의 공핍층이 증가되어 RESURF(reduced surface field)효과를 촉진시켜 높은 항복전압이 유지된다. 따라서 본 발명의 이중 필드판 구조의 전력 소자는 종래의 소오스 필드판 구조의 전력소자 및 게이트 필드판 구조의 전력소자들의 특성을 보완하여 항복전압 및 on-저항 특성을 동시에 개선시킬수 있는 장점을 가지고 있다.
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Patent Agency Ranking
公开(公告)号：KR100199032B1
公开(公告)日：1999-07-01
申请号：KR1019960053461
申请日：1996-11-12
Applicant: 한국전자통신연구원
IPC: H01L29/739
Abstract: 본 발명은 MOS 전력소자의 제조 방법에 관한 것으로서, 종래 높은 항복전압을 갖는 고전압 전력소자에서 문제점으로 지적되는 채널과 드리프트 영역의 높은 on-저항값을 감소시킬 수 있는 전력소자의 제조 방법을 제시하였는데 그 방법은 드리프트 영역 위의 필드산화막의 일부를 제거함으로써 다른 어떠한 공정에 의한 것보다도 채널과 드레인 영역 사이의 거리를 짧게 하고 드리프트 영역에 드레인 접점 면적을 크게 할 수 있어서 on-저항값을 향상시킬 수 있고 또한 드리프트 영역 위의 필드산화막의 일부를 제거함에 따라 드리프트 영역 표면에 얇은 P-층을 형성시켜 소오스와 연결시킨 이중표면전장감소(RESURF) 원리를 이용하여 on-저항값을 개선할 수 있으며 더우기 P-층 위에 필드산화막이 제거된 후 단지 층간절연막이 증착되므로 P-층 위의 접점 공정� �� 다른 접점 공정과 일치하게 된다.
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公开(公告)号：KR1019990043093A
公开(公告)日：1999-06-15
申请号：KR1019970064079
申请日：1997-11-28
Applicant: 한국전자통신연구원
IPC: H01L21/20
Abstract: 1. 청구범위에 기재된 발명이 속한 기술분야
에피택셜장치용 증발도가니
2. 발명이 해결하려고 하는 기술적 요지
본 발명은 도가니 플랜지에 장착되어있는 도입관의 길이를 가변적으로 조절하므로써 원료교체나 부분품 수리시 진공챔버내의 전체적인 진공을 유지하면서 도가니 부분의 국부적 진공만을 파괴하여 장비의 오염과 상태 회복의 시간을 극소화 할 수 있는 에피택셜장치용 증발도가니를 제공함에 그 목적이 있다.
3. 발명의 해결방법의 요지
본 발명은 진공챔버의 진공을 유지하고 도입하기 위해 개폐되는 수단; 성장물질을 증발시키기 위해 열을 제공하는 히터와 지지대가 구비된 도입관; 상기 도입관의 일단부에 장착되어 어댑터 플랜지와 결합되는 도가니 플랜지; 상기 진공챔버의 진공을 유지한 채로 국부적 진공만을 제거하여 도입관을 진공챔버로부터 이탈 시킬 수 있도록 신장 및 수축하는 수단; 및 상기 신장 및 수축수단의 이동을 안내하는 수단을 포함하는 에피택셜장치용 증발도가니를 제공한다.
4. 발명의 중요한 용도
진공챔버의 전체진공을 제거하지 않고 부분품을 쉽게 분해조립하는 것임.-
公开(公告)号：KR1019990039693A
公开(公告)日：1999-06-05
申请号：KR1019970059873
申请日：1997-11-13
Applicant: 한국전자통신연구원
IPC: H01L21/20
Abstract: 본 발명은 혼합 비정질 박막을 이용한 반도체 제작방법에 관한 것으로서, 반도체 기판 상에 기판 부분의 자연 산화막, 소스와 드레인 영역에서 자연 산화막이 형성되는 단계, 고진공 스퍼터 장비를 이용하여 고온으로 티타늄을 증착하는 단계, 상기 단계에서 자연 산화막과 반응한 Ti-Si 비정질 박막은 남기고 반응하지 않는 티타늄은 선택적으로 식각하는 단계, 상기 단계에서 형성된 비정질 박막위에 고 진공하에서 스퍼터 장비를 이용한 코발트 증착 단계, 상기 증착된 코발트를 급속 열처리 장비를 이용하여 모노 코발트 실리사이드를 형성하는 단계, 상기 측벽 스페이서와 격리 산화막위의 반응하지 않는 코발트를 식각하는 단계, 상기 노출된 코발트 모노 실리사이드를 급속 열처리 장비를 이용하여 코발트 실리사이드를 형성하는 단계를 포함함으로� ��, 반도체 소자 제작 공정시 게이트와 액티브 영역의 노출된 실리콘의 대기와의 노출에 의해 발생한 자연 산화막을 티타늄-실리콘계 비정질상을 이용하여 제거함으로써 코발트 자기 정렬 실리사이드를 형성할 때 액티브 영역에서 정합 성장을 유도할 수 있으며, 이에 따른 전기 저항과 접촉 저항을 낮출 수 있어 소자의 지연 속도와 안정성을 향상시키는 효과가 있다.
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公开(公告)号：KR100170182B1
公开(公告)日：1999-03-20
申请号：KR1019940031733
申请日：1994-11-29
Applicant: 한국전자통신연구원
CPC classification number: G02F1/1362 , G02F1/13336
Abstract: 본 발명은 대형 평판 디스플레이 제조방법에 관한 것으로, 특히 측면 접합방법을 이용하여 대면적화를 구현한 측면접합을 이용한 대면적 평판 디스플레이 제조방법에 관한 것이다. 이러한 본 발명은 현재의 확보된 박막트랜지스터 기술을 이용하여 대화면을 구현할 수 있는 제품기술을 측면접합이라는 전혀 새로운 방법으로 실현한 것으로, 박막트랜지스터 단위패널(2)을 접착제를 이용하여 지지용 유리기판(4) 위에 접합하고, 그 단위 패널의 측면끼리 상기 접착제에 의해 측면접합공정을 수행하여 대면적 박막트랜지스터 패널을 제작한다. 그 후, 상기 제작된 대면적 박막트랜지스터 패널을 공통전극 패널과 결합시켜 대면적 평판 디스플레이를 제조한다.
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公开(公告)号：KR1019980050573A
公开(公告)日：1998-09-15
申请号：KR1019960069404
申请日：1996-12-21
Applicant: 한국전자통신연구원
IPC: H01L29/84
Abstract: 본 발명은 반도체 장치 제조 방법에 관한 것으로, 각 속도 측정 장치의 제조에 있어서 종래의 방법인 기판 가공 기술은 식각시 정확한 수적구조를 구현할 수 있는 문제점을 해결하기 위해 결정면이 110 방향인 실리콘 웨이퍼를 기판 접합 기술에 의해 하부 전극이 제조된 실리콘 웨이퍼 위에 부착한 후, 표면 가공 기술을 이용하여 가로세로비가 크고 정확한 구조의 구현에 의해 안정된 미세 구조체의 제조를 통하여 고감도, 저전압 구동형 마이크로 자이로스코프의 구현이 가능하며, 저응력 미세 구조체의 제조과 주변 회로와의 접속을 위한 금속 전극의 제조가 용이한 마이크로 자이로스코프 제조 방법이 제시된다.
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