公开(公告)号：KR1020040033600A

公开(公告)日：2004-04-28

申请号：KR1020020062752

申请日：2002-10-15

Applicant: 한국전자통신연구원

Inventor： 박상희 ,  윤선진 ,  박종문 ,  박건식 ,  강남석

IPC: H01J1/30

Abstract: PURPOSE: An MIM(Metal/Insulator/Metal) emitter of field emission display and a method for manufacturing the same are provided to deposit an etch stopper on a tunneling insulation film of an MIM emitter through a simple process method. CONSTITUTION: A method for manufacturing an MIM(Metal/Insulator/Metal) emitter of field emission display comprises a step of patterning a lower electrode(116) on a substrate(110), a step of forming a tunneling insulation film(120) and a field insulation film(118) on the lower electrode, a step of forming an etch stopper(123) made of a ZnO thin film on the field insulation film and the tunneling insulation film, a step of etching a protection layer(126), a bus electrode(124), and a contact electrode(122) by forming the contact electrode, the bus electrode, and the protecting layer in order, a step of wet-etching the etch stopper, the contact electrode, the bus electrode, and the protecting layer as a mask, and a step of forming an upper electrode(128) on the tunneling insulation film.

Abstract translation: 目的：提供场发射显示器的MIM（金属/绝缘体/金属）发射体及其制造方法，以通过简单的工艺方法在MIM发射器的隧道绝缘膜上沉积蚀刻停止层。 构成：用于制造场发射显示器的MIM（金属/绝缘体/金属）发射体的方法包括在衬底（110）上图形化下电极（116）的步骤，形成隧道绝缘膜（120）和 在所述下电极上的场绝缘膜（118），在所述场绝缘膜和所述隧道绝缘膜上形成由ZnO薄膜制成的蚀刻停止器（123）的步骤，蚀刻保护层（126）的步骤， 总线电极（124）和接触电极（122），通过依次形成接触电极，总线电极和保护层，湿法蚀刻蚀刻停止器，接触电极，总线电极和 保护层作为掩模，以及在隧道绝缘膜上形成上电极（128）的步骤。

公开(公告)号：KR100398046B1

公开(公告)日：2003-09-19

申请号：KR1020010047622

申请日：2001-08-08

Applicant: 한국전자통신연구원

Inventor： 박종문 ,  권성구 ,  유성욱 ,  박건식 ,  김보우 ,  김대용

IPC: H01L21/768

Abstract: PURPOSE: A method for fabricating a metal interconnection of a semiconductor device is provided to prevent a fine pillar-type metal pattern, by making metal layers connected by a pillar-type metal pattern, by forming the metal pattern after a process for patterning a metal layer for forming a lower metal interconnection, by having the lower metal interconnection and the metal pad made of a metal layer, and by making the lower portion of the metal pattern broader than the upper portion. CONSTITUTION: An interlayer dielectric is formed on a semiconductor substrate(301) and patterned to form a contact hole so that a predetermined portion of the substrate is exposed. A metal layer and an anti-reflective coating(ARC) are sequentially formed on the interlayer dielectric to fill the contact hole. The ARC is patterned. The metal layer in the exposed portion is etched to form a lower metal interconnection. After a photoresist layer is formed, a predetermined photoresist layer pattern is formed on the ARC. The photoresist layer is patterned to make the photoresist layer left between the lower metal interconnections. After the ARC is patterned, the metal layer in the exposed portion is etched to form the metal pattern. After a spacer(306) is formed on the sidewall of the metal pattern and the lower metal interconnection, the metal layer in the exposed portion is etched. The second interlayer dielectric(313) is formed and planarized until the surface of the metal pattern is exposed. A metal interconnection is formed on the second interlayer dielectric.

Abstract translation: 目的：提供一种用于制造半导体器件的金属互连的方法，以通过在用于图案化金属图案的工艺之后形成金属图案来制造通过柱型金属图案连接的金属层来防止细柱型金属图案 通过使下金属互连和由金属层制成的金属焊盘以及通过使金属图案的下部比上部宽而形成下金属互连。 构成：在半导体衬底（301）上形成层间电介质并将其图案化以形成接触孔，使得衬底的预定部分被暴露。 在层间电介质上顺序形成金属层和抗反射涂层（ARC）以填充接触孔。 ARC是图案化的。 暴露部分中的金属层被蚀刻以形成下金属互连。 在形成光致抗蚀剂层之后，在ARC上形成预定的光致抗蚀剂层图案。 将光致抗蚀剂层图案化以使光致抗蚀剂层留在下金属互连之间。 在ARC被图案化之后，暴露部分中的金属层被蚀刻以形成金属图案。 在金属图案的侧壁和下金属互连上形成间隔件（306）之后，蚀刻暴露部分中的金属层。 形成并平坦化第二层间电介质（313），直到金属图案的表面暴露。 在第二层间电介质上形成金属互连。

公开(公告)号：KR1019990047342A

公开(公告)日：1999-07-05

申请号：KR1019970065703

申请日：1997-12-03

Applicant: 한국전자통신연구원

Inventor： 박종문 ,  진영모 ,  남기수 ,  윤용선 ,  백규하

IPC: H01L21/28

Abstract: 금속 배선간의 연결을 금속비아 기둥을 이용하되, 여기에 금속비아 기둥이 연속되는 공정 과정중에 쓰러지는 문제점을 보완함으로써, 소자의 수율을 향상시킬 수 있는 반도체 소자의 다층 금속 배선방법이 개시되어 있다. 본 발명은, 금속배선 회로를 정의할때, 감광막 대신 금속 비아 기둥을 지지하는 절연막을 이용하여 금속식각을 수행하는 방법을 고안함으로써, 미세형상 형성을 용이하게 할 수 있도록 하였다. 금속 배선간의 전기적인 절연은 절연막 증착, SOG 갭-채움,절연막 증착을 통하여 이루어지며, CMP 공정기술을 이용하여 비아 기둥의 최상면이 드러나는 지점을 기준으로 평탄화를 수행한 후 2차 금속배선을 형성시킨다. 이후, 2차 금속배선 이전 까지의 단계를 반복 수행함으로써, 수율이 향상되고 공정이 용이한 다층 금속배선을 형성한다.

公开(公告)号：KR1019970052658A

公开(公告)日：1997-07-29

申请号：KR1019950053650

申请日：1995-12-21

Applicant: 한국전자통신연구원

Inventor： 현영철 ,  박종문 ,  박민 ,  구진근

IPC: H01L21/304

公开(公告)号：KR1019970051712A

公开(公告)日：1997-07-29

申请号：KR1019950054549

申请日：1995-12-22

Applicant: 한국전자통신연구원

Inventor： 박종문 ,  남기수 ,  구진근 ,  현영철 ,  박민

IPC: H01J1/304 ,  H01J9/02

公开(公告)号：KR100081807B1

公开(公告)日：1995-01-25

申请号：KR1019910018988

申请日：1991-10-28

Applicant: 한국전자통신연구원 ,  주식회사 케이티

Inventor： 박종문 ,  최창억 ,  진영모 ,  현영철 ,  박희복 ,  임태영

IPC: G03F7/26

公开(公告)号：KR100081806B1

公开(公告)日：1995-01-25

申请号：KR1019910018987

申请日：1991-10-28

Applicant: 한국전자통신연구원 ,  주식회사 케이티

Inventor： 최창억 ,  권오준 ,  박종문 ,  장기호 ,  김승탁 ,  임태영

IPC: G03F7/26

公开(公告)号：KR1019930008525A

公开(公告)日：1993-05-21

申请号：KR1019910018987

申请日：1991-10-28

Applicant: 한국전자통신연구원 ,  주식회사 케이티

Inventor： 최창억 ,  권오준 ,  박종문 ,  장기호 ,  김승탁 ,  임태영

IPC: G03F7/26

Abstract: 본 발명은 반도체장치를 제조하는 방법으로 실리콘산화막의 경사진 식각단면을 간단하게 형성하는 습식식각방법에 관한 것이다.
본 발명은 열적산화막(2)을 식각하기 위한 식각용액으로서 NH
4 F와 HF의 혼합비가 6 : 1 혹은 7 : 1인 BHF(Buffered HF) 용액에 에탄올(C
2 H
5 OH : 99.8%)을 상기 BHF용액 용적의 1% 내지 7%로 혼합한 에탄올 첨가 BHF용액을 사용하여 습식식각함으로서 종래의 경사진식각단면을 얻기 위한 추가공정의 소요 및 재현성의 문제 등을 해결하고 고내압소자, 다층배선소자 등의 반도체장치 제작시 산화막 상층에 적층되는 각종 박막의 스텝커버리지(step coverage)를 향상시킨다.

公开(公告)号：KR102238755B1

公开(公告)日：2021-04-12

申请号：KR1020170086652

申请日：2017-07-07

Applicant: 한국전자통신연구원

Inventor： 노태문 ,  구진근 ,  김상기 ,  임병원 ,  박건식 ,  박종문 ,  유성욱

IPC: H01L21/02 ,  H01L21/324 ,  H01L21/225

Abstract: 본발명은전력반도체소자의제조방법에관한것으로, 기판의상부에이온주입영역및 이온주입영역의적어도일부를둘러싸는가드링영역을형성하는것, 기판상에이온주입영역및 가드링영역을덮는제1 절연막을형성하는것, 제1 절연막을열처리하는것 및제1 절연막상에제1 절연막보다두꺼운제2 절연막을형성하는것을포함하되, 기판은실리콘카바이드를포함하고, 열처리는질소(N) 원소를포함하는가스를이용하여수행되는전력반도체소자의제조방법이제공된다.

公开(公告)号：KR1020130037609A

公开(公告)日：2013-04-16

申请号：KR1020110102108

申请日：2011-10-06

Applicant: 한국전자통신연구원

Inventor： 배현철 ,  최광성 ,  문종태 ,  박종문

IPC: H01L23/12 ,  H01L27/02 ,  H01L23/58

CPC classification number: H01L27/08 ,  H01L23/147 ,  H01L23/481 ,  H01L23/49822 ,  H01L23/49827 ,  H01L23/5227 ,  H01L27/0694 ,  H01L2924/0002 ,  H01L2924/19042 ,  H01L2924/00

Abstract: PURPOSE: A silicon interposer including a lower inductor is provided to form an inductor in the upper and the lower surface of a silicon substrate, thereby reducing the total area of a semiconductor package. CONSTITUTION: An upper inductor layer is formed in the upper part of a silicon substrate(201). The upper inductor layer includes a first upper insulating layer(203), a first upper metal layer(205), a second upper metal layer(207), a second upper insulating layer(209), and a first via(211). A lower inductor layer is formed in the lower part of the silicon substrate. The lower inductor layer includes a first lower insulating layer(213), a first lower metal layer(215), a second lower metal layer(217), a second lower insulating layer(219), and a second via(221). A through silicon via(301) electrically connects the upper inductor and the lower inductor.

Abstract translation: 目的：提供包括下电感器的硅插入器以在硅衬底的上表面和下表面中形成电感器，从而减少半导体封装的总面积。 构成：在硅衬底（201）的上部形成上电感层。 上电感层包括第一上绝缘层（203），第一上金属层（205），第二上金属层（207），第二上绝缘层（209）和第一通孔（211）。 在硅衬底的下部形成有较低的电感层。 下电感层包括第一下绝缘层（213），第一下金属层（215），第二下金属层（217），第二下绝缘层（219）和第二通孔（221）。 贯通硅通孔（301）电连接上部电感器和下部电感器。