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    Niedrige Schwellenspannung und Skalierung der Inversionsoxiddicke für einen Mosfet vom P-Typ mit High-K-Metall-Gate
    11.
    发明专利
    Niedrige Schwellenspannung und Skalierung der Inversionsoxiddicke für einen Mosfet vom P-Typ mit High-K-Metall-Gate 未知

    公开(公告)号：DE112012002543T5

    公开(公告)日：2014-05-22

    申请号：DE112012002543

    申请日：2012-07-30

    Applicant: IBM

    Inventor： ANDO TAKASHI ,  KWON UNOH ,  CHOI CHANGHWAN ,  FRANK MARTIN M ,  NARAYANAN VIJAY

    IPC: H01L29/00

    Abstract: Eine Struktur weist ein Halbleitersubstrat (8) und einen nFET und einen pFET auf, die auf dem Substrat (8) angeordnet sind. Der pFET weist ein SiGe-Kanalgebiet auf, das auf oder in einer Fläche des Halbleitersubstrats (8) gebildet ist, und ein Gate-Dielektrikum mit einer Oxidschicht (20), die über dem Kanalgebiet liegt, und eine dielektrische High-k-Schicht (30), die über der Oxidschicht (20) liegt. Eine Gate-Elektrode liegt über dem Gate-Dielektrikum und weist eine untere Metallschicht (40), die an die High-k-Schicht angrenzt, eine adsorbierende Metallschicht (50), die an die untere Metallschicht (40) angrenzt, und eine obere Metallschicht (60) auf, die an die adsorbierende Metallschicht (50) angrenzt. Die Metallschicht adsorbiert Sauerstoff aus der Substrat (8)-(nFET) und SiGe-Grenzfläche (pFET) zur Oxidschicht (20), was zu einer effektiven Verringerung in Tinv und Vt des pFET führt, während Tinv skaliert wird und Vt für den nFET aufrechterhalten wird, was zur Folge hat, dass die Vt des pFET näher an der Vt eines ähnlich aufgebauten nFET mit skalierten Tinv-Werten liegt.

    Bildung von Source-Drain-Erweiterungen in Metall-Ersatz-Gate-Transistoreinheit
    12.
    发明专利
    Bildung von Source-Drain-Erweiterungen in Metall-Ersatz-Gate-Transistoreinheit 未知

    公开(公告)号：DE102012223655A1

    公开(公告)日：2013-06-27

    申请号：DE102012223655

    申请日：2012-12-18

    Applicant: IBM

    Inventor： ANDO TAKASHI ,  BU HUIMING ,  DORIS BRUCE B ,  LIN CHUNG-HSUN ,  SHANG HUILING ,  YAMASHITA TENKO ,  DIVAKARUNI RAMACHANDRA

    IPC: H01L21/336 ,  H01L29/78

    Abstract: Ein Verfahren weist das Bilden einer Platzhalter-Gate-Struktur, welche aus einem Stopfen besteht, auf einer Fläche eines Halbleiters; das Bilden eines ersten Abstandhalters, welcher den Stopfen umgibt, wobei der erste Abstandhalter ein Opfer-Abstandhalter ist; und das Durchführen einer abgewinkelten Ionenimplantation auf, um in Nachbarschaft zu einer äußeren Seitenwand des ersten Abstandhalters eine Dotierstoffspezies in die Fläche des Halbleiters zu implantieren, um eine Source-Erweiterungszone und eine Drain-Erweiterungszone zu bilden, wobei sich die implantierte Dotierstoffspezies in einem Ausmaß unter der äußeren Seitenwand des ersten Abstandhalters erstreckt, welches eine Funktion des Winkels der Ionenimplantation ist. Das Verfahren weist ferner das Durchführen eines Laser-Temperns auf, um die Implantation der Source-Erweiterung und der Drain-Erweiterung zu aktivieren. Das Verfahren weist ferner das Bilden eines zweiten Abstandhalters, welcher den ersten Abstandhalter umgibt, das Entfernen des ersten Abstandhalters und des Stopfens, um eine Öffnung zu bilden, und das Abscheiden eines Gate-Stapels in der Öffnung auf.

    VERFAHREN ZUR HERSTELLUNG OXID-RESISTIVER ARBEITSSPEICHER
    13.
    发明专利
    VERFAHREN ZUR HERSTELLUNG OXID-RESISTIVER ARBEITSSPEICHER 未知

    公开(公告)号：DE112019003753B4

    公开(公告)日：2024-12-19

    申请号：DE112019003753

    申请日：2019-07-18

    Applicant: IBM

    Inventor： REZNICEK ALEXANDER ,  ANDO TAKASHI ,  HASHEMI POUYA

    IPC: H10B63/00 ,  H01L21/336 ,  H01L29/78 ,  H10N70/20

    Abstract: Verfahren zur Herstellung einer Halbleiterstruktur, wobei das Verfahren aufweist:Bereitstellen einer Opfer-Gatestruktur auf einer Oberfläche eines Halbleitersubstrats, wobei ein erster dielektrischer Abstandshalter und ein zweiter dielektrischer Abstandshalter die Opfer-Gatestruktur seitlich umgeben;Bilden eines Source-Bereiches und eines Drain-Bereiches in dem Halbleitersubstrat und an gegenüberliegenden Seiten der Opfer-Gatestruktur, wobei der Source-Bereich und der Drain-Bereich facettierte Seitenwandoberflächen aufweisen;Durchführen einer selbstlimitierenden Ätzung des Drain-Bereiches, um dem Drain-Bereich eine facettierte obere Oberfläche zu verleihen, wobei eine Zwischenschichtdielektrikum-Materialschicht den Source-Bereich während des Durchführens der selbstlimitierenden Ätzung schützt; undBilden von Elementen einer Oxid-resistiven-Arbeitsspeicher-Einheit, ReRAM, in Kontakt mit der facettierten oberen Oberfläche des Drain-Bereiches.

    SICHERE CHIP-KENNZEICHNUNG UNTER VERWENDUNG EINER OHMSCHEN VERARBEITUNGSEINHEIT ALS PHYSISCH NICHT KLONBARE FUNKTION
    14.
    发明专利
    SICHERE CHIP-KENNZEICHNUNG UNTER VERWENDUNG EINER OHMSCHEN VERARBEITUNGSEINHEIT ALS PHYSISCH NICHT KLONBARE FUNKTION 未知

    公开(公告)号：DE112021000582T5

    公开(公告)日：2022-12-08

    申请号：DE112021000582

    申请日：2021-03-19

    Applicant: IBM

    Inventor： KUMAR ARVIND ,  ANDO TAKASHI ,  PFEIFFER DIRK

    IPC: G06F21/73 ,  H01L23/58

    Abstract: Eine Technik betrifft ein Beaufschlagen eines Kreuzschienen-Array von ohmschen Verarbeitungseinheiten (resistive processing units, RPUs) unter Verwendung eines Steuersystems mit einer Vorspannung in einem mittleren Zustand, wobei die Widerstände der RPUs durch den mittleren Vorspannungszustand zum zufälligen Ausgeben niedriger Werte und hoher Werte in ungefähr gleichen Anteilen veranlasst werden. Das Steuersystem bestätigt die niedrigen Werte und die hohen Werte des zufälligen Ausgabewertes, indem es die Widerstände der RPUs in einen Zustand versetzt, der die aus dem mittleren Zustand hervorgegangenen niedrigen Werte und hohen Werte festigt. Durch Bestätigen der niedrigen Werte und der hohen Werte bleibt der zufällige Ausgabewert auch dann dauerhaft, wenn das Kreuzschienen-Array der RPUs nicht mehr unter einer Vorspannung im mittleren Bereich steht. Das Steuersystem zeichnet eine Folge der niedrigen Werte und der hohen Werte des zufälligen Ausgabewertes als Reaktion auf das Verstärken der niedrigen Werte und der hohen Werte des zufälligen Ausgabewertes auf.

    Selbstausgerichtete Randpassivierung für eine stabile Verbindung eines resistiven Speichers mit wahlfreiem Zugriff
    15.
    发明专利
    Selbstausgerichtete Randpassivierung für eine stabile Verbindung eines resistiven Speichers mit wahlfreiem Zugriff 未知

    公开(公告)号：DE112020006213T5

    公开(公告)日：2022-10-13

    申请号：DE112020006213

    申请日：2020-12-14

    Applicant: IBM

    Inventor： ANDO TAKASHI ,  XIE RUILONG ,  HASHEMI POUYA ,  REZNICEK ALEXANDER

    IPC: H01L45/00 ,  H01L27/24

    Abstract: Eine Struktur eines resistiven Speichers mit wahlfreiem Zugriff (RRAM) weist eine obere und eine untere Elektrode auf, die mit einer ersten beziehungsweise einer zweiten Metallverbindungsleitung elektrisch gekoppelt sind, wobei die erste und die zweite Metallverbindungsleitung eine elektrische Verbindung mit der RRAM-Struktur bereitstellen. Eine Schicht aus einem resistiven Wechselmaterial ist zwischen der oberen und der unteren Elektrode der RRAM-Struktur angeordnet. Das resistive Wechselmaterial zeigt unter dem Einfluss von zumindest einem elektrischen Feld und/oder Wärme eine messbare Änderung des Widerstands. Auf Seitenwänden von zumindest der unteren Elektrode der RRAM-Struktur sind dielektrische Abstandshalter ausgebildet. Die RRAM-Struktur weist des Weiteren eine Passivierungsschicht auf, die auf einer oberen Oberfläche der dielektrischen Abstandshalter ausgebildet ist und zumindest einen Teilbereich von Seitenwänden der oberen Elektrode bedeckt. Die Passivierungsschicht ist zu der ersten Metallverbindungsleitung selbstausgerichtet.

    Resistive random access memory integrated with stacked vertical transistors
    16.
    发明专利
    Resistive random access memory integrated with stacked vertical transistors 未知

    公开(公告)号：AU2021234176A1

    公开(公告)日：2022-08-25

    申请号：AU2021234176

    申请日：2021-02-25

    Applicant: IBM

    Inventor： BALAKRISHNAN KARTHIK ,  HEKMATSHOARTABARI BAHMAN ,  REZNICEK ALEXANDER ,  ANDO TAKASHI

    IPC: H01L27/24 ,  H01L29/49 ,  H01L29/66 ,  H01L45/00

    Abstract: A method may include forming two vertical transport field effect transistors stacked one atop the other and separated by a resistive random access memory structure. The two vertical transport field effect transistors may include a source (104, 112), a channel (106, 110), and a drain, wherein a contact layer (152) of the resistive random access memory strucure functions as the drain of the two vertical transport field effect transistors. Forming the two vertical transport field effect transistors may further include forming a first source (104) and a second source (112). The first source (104) is a bottom source and the second source (112) is a top source. The method may include forming a gate conductor layer (138, 140) surrounding the channel (106, 110). The resistive random access memory structures may include faceted epitaxy (144) defined by pointed tips. The pointed tips of the faceted epitaxy (144) may extend vertically toward each other. The faceted epitaxy (144) may be between the two vertical transport field effect transistors.

    MULTI-SCHWELLENSPANNUNG FÜR NANOSHEET
    17.
    发明专利
    MULTI-SCHWELLENSPANNUNG FÜR NANOSHEET 未知

    公开(公告)号：DE102021130399A1

    公开(公告)日：2022-06-23

    申请号：DE102021130399

    申请日：2021-11-22

    Applicant: IBM

    Inventor： ZHANG JINGYUN ,  ANDO TAKASHI ,  LEE CHOONGHYUN ,  REZNICEK ALEXANDER

    IPC: H01L29/78 ,  H01L21/283 ,  H01L21/336 ,  H01L29/423

    Abstract: Eine Halbleiterstruktur, umfassend Nanosheet-Stapel auf einem Substrat, wobei jeder Nanosheet-Stapel sich abwechselnde Schichten eines Opfer-Halbleitermaterials und eines Halbleiterkanalmaterials aufweist, und eine kristallisierte Gate-Dielektrikumsschicht, welche die Halbleiterkanalschichten einer ersten Teilgruppe der Nanosheet-Stapel umgibt, eine Dipolschicht oben auf dem kristallisierten Gate-Dielektrikum und die Schichten des Halbleiterkanalmaterials der ersten Teilgruppe der Nanosheet-Stapel umgebend und ein durch ein diffundiertes Dipolmaterial modifiziertes Gate-Dielektrikum, welches die Halbleiterkanalschichten einer zweiten Teilgruppe der Nanosheet-Stapel umgibt. Ein Verfahren, umfassend Bilden von Nanosheet-Stapeln auf einem Substrat, wobei jeder Nanosheet-Stapel sich abwechselnde Schichten eines Opfer-Halbleitermaterials und eines Halbleiterkanalmaterials umfasst, Entfernen der Opfer-Halbleitermaterialschichten der Gruppe von Nanosheet-Stapeln, Bilden eines Gate-Dielektrikums, welches die Halbleiterkanalschichten der Nanosheet-Stapel umgibt, und Kristallisieren des Gate-Dielektrikums einer Teilgruppe der Nanosheet-Stapel.

    Source-drain extension formation in replacement metal gate transistor device
    19.
    发明专利
    Source-drain extension formation in replacement metal gate transistor device 未知

    公开(公告)号：GB2497849A

    公开(公告)日：2013-06-26

    申请号：GB201222136

    申请日：2012-12-10

    Applicant: IBM

    Inventor： YAMASHITA TENKO ,  DIVAKARUNI RAMACHANDRA ,  BU HUIMING ,  SHANG HUILING ,  CHUNG-HSUN LIN ,  ANDO TAKASHI ,  DORIS BRUCE B

    IPC: H01L29/66 ,  H01L29/78

    Abstract: A method to fabricate a field effect transistor includes forming on a surface of a semiconductor 10 a dummy gate structure comprised of a plug 14, forming a first spacer 18 surrounding the plug, the first spacer being a sacrificial spacer, and performing an angled ion implant so as to implant a dopant species into the surface of the semiconductor adjacent to an outer sidewall of the first spacer to form source and drain extension regions 20, such that the implanted species extends under the outer sidewall of the first spacer by an amount that is a function of the angle of the ion implant. The method further includes performing a laser anneal to activate the source and drain extension implants. In further processing, a second spacer is formed surrounding the first spacer, the first spacer and dummy gate are removed to form an opening and a gate stack is deposited in the opening.

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