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    11.
    发明专利
    未知

    公开(公告)号：AT403937T

    公开(公告)日：2008-08-15

    申请号：AT04707026

    申请日：2004-01-30

    Applicant: IBM

    Inventor： RAINEY BETH ,  NOWAK EDWARD ,  ALLER INGO ,  KEINERT JOACHIM ,  LUDWIG THOMAS

    IPC: H01L21/84 ,  H01L21/336 ,  H01L21/8238 ,  H01L27/12 ,  H01L29/04 ,  H01L29/786

    Abstract: The present invention provides a FinFET device that has a first fin and a second fin. Each fin has a channel region and source and drain regions that extend from the channel region. The fins have different heights. The invention has a gate conductor positioned adjacent the fins. The gate conductor runs perpendicular to the fins and crosses the channel region of each of the first fin and second fin. The fins are parallel to one another. The ratio of the height of the first fin to the height of the second fin comprises a ratio of one to 2/3. The ratio is used to tune the performance of the transistor and determines the total channel width of the transistor.

    Fertigung einer vertikalen Feldeffekt-Transistoreinheit mit einer modifizierten vertikalen Finnengeometrie
    13.
    发明专利
    Fertigung einer vertikalen Feldeffekt-Transistoreinheit mit einer modifizierten vertikalen Finnengeometrie 未知

    公开(公告)号：DE112018000397T5

    公开(公告)日：2019-09-26

    申请号：DE112018000397

    申请日：2018-02-06

    Applicant: IBM

    Inventor： ANDERSON BRENT ALAN ,  NOWAK EDWARD

    IPC: H01L29/78

    Abstract: Ein Vertikaltransport-Finnen-Feldeffekttransistor (VTFET) mit einer kleineren Querschnittfläche an der Oberseite der Finne als an der Unterseite beinhaltet ein Substrat (110); eine vertikale Finne (111) auf dem Substrat (110), wobei die vertikale Finne (111) eine Querschnittfläche am Fuß (112) der vertikalen Finne (111) aufweist, die größer als eine Querschnittfläche an der Oberseite (113) der vertikalen Finne (111) ist, wobei die Querschnittfläche an der Oberseite (113) der vertikalen Finne (111) im Bereich von etwa 10 % bis etwa 75 % der Querschnittfläche am Fuß (112) der vertikalen Finne (111) liegt; und einen mittigen Gate-gesteuerten Bereich zwischen dem Fuß (112) und der Oberseite (113) der vertikalen Finne (111).

    VARIABLE GATE-LÄNGEN FÜR VERTIKALE TRANSISTOREN
    14.
    发明专利
    VARIABLE GATE-LÄNGEN FÜR VERTIKALE TRANSISTOREN 未知

    公开(公告)号：DE112016005805T5

    公开(公告)日：2018-10-04

    申请号：DE112016005805

    申请日：2016-12-09

    Applicant: IBM

    Inventor： ANDERSON BRENT ALAN ,  NOWAK EDWARD

    IPC: H01L29/78 ,  H01L21/335 ,  H01L21/8232 ,  H01L29/06

    Abstract: Ein Verfahren zu Fertigen einer vertikalen FET-Struktur beinhaltet vor einem Abscheiden eines Gates auf einem ersten vertikalen FET auf einem Halbleitersubstrat ein Abscheiden einer ersten Schicht auf dem ersten vertikalen FET auf dem Halbleitersubstrat. Das Verfahren beinhaltet des Weiteren vor einem Abscheiden eines Gates auf einem zweiten vertikalen FET auf dem Halbleitersubstrat ein Abscheiden einer zweiten Schicht auf dem zweiten vertikalen FET auf dem Halbleitersubstrat. Das Verfahren beinhaltet des Weiteren ein Ätzen der ersten Schicht auf dem ersten vertikalen FET bis zu einer geringeren Höhe als die zweite Schicht auf dem zweiten vertikalen FET. Das Verfahren beinhaltet des Weiteren ein Abscheiden eines Gate-Materials sowohl auf dem ersten vertikalen FET als auch auf dem zweiten vertikalen FET. Das Verfahren beinhaltet des Weiteren ein Ätzen des Gate-Materials sowohl auf dem ersten vertikalen FET als auch auf dem zweiten vertikalen FET bis zu einer koplanaren Höhe.

    Asymmetric anti-halo field effect transistor
    16.
    发明专利
    Asymmetric anti-halo field effect transistor 未知

    公开(公告)号：GB2498621B

    公开(公告)日：2014-01-01

    申请号：GB201221477

    申请日：2012-11-29

    Applicant: IBM

    Inventor： BRYANT ANDRES ,  NOWAK EDWARD ,  ANDERSON BRENT ALAN ,  ADKISSON JAMES WILLIAM

    IPC: H01L29/66 ,  H01L21/265 ,  H01L21/266 ,  H01L21/8232 ,  H01L21/8234 ,  H01L21/8238 ,  H01L29/10 ,  H01L29/423

    Abstract: A method of forming an integrated circuit structure implants a first compensating implant into a substrate. The method patterns a mask on the first compensating implant in the substrate. The mask includes an opening exposing a channel location of the substrate. The method implants a second compensating implant into the channel location of the substrate. The second compensating implant is made through the opening in the mask and at an angle that is offset from perpendicular to the top surface of the substrate. The second compensating implant is positioned closer to a first side of the channel location relative to an opposite second side of the channel location and the second compensating implant comprises a material having the same doping polarity as the semiconductor channel implant. Then, the method forms a gate conductor above the channel location of the substrate in the opening of the mask.

    17.
    发明专利
    未知

    公开(公告)号：AT544182T

    公开(公告)日：2012-02-15

    申请号：AT06788172

    申请日：2006-07-21

    Applicant: IBM

    Inventor： NOWAK EDWARD

    IPC: H01L29/78 ,  H01L21/336

    Abstract: Disclosed herein are improved fin-type field effect transistor (FinFET) structures and the associated methods of manufacturing the structures. In one embodiment FinFET drive current is optimized by configuring the FinFET asymmetrically to decrease fin resistance between the gate and the source region and to decrease capacitance between the gate and the drain region. In another embodiment device destruction at high voltages is prevented by ballasting the FinFET. Specifically, resistance is optimized in the fin between the gate and both the source and drain regions (e.g., by increasing fin length, by blocking source/drain implant from the fin, and by blocking silicide formation on the top surface of the fin) so that the FinFET is operable at a predetermined maximum voltage.

    18.
    发明专利
    未知

    公开(公告)号：AT427584T

    公开(公告)日：2009-04-15

    申请号：AT02712037

    申请日：2002-02-07

    Applicant: IBM

    Inventor： BERNSTEIN KERRY ,  NOWAK EDWARD

    IPC: H03K3/356 ,  H01L27/092 ,  H01L27/12

    Abstract: A differential circuit to be used as a latch-up for asymmetric-double-gate complementary metal oxide semiconductor (DGCMOS) devices. The differential circuit includes an asymmetric-DGCMOS device having the weak gates tied to input circuitry and strong gates that are used in cross-coupling.

    Transistorkanal mit vertikal gestapelten Nanoschichten, die durch finnenförmige Brückenzonen verbunden sind
    20.
    发明专利
    Transistorkanal mit vertikal gestapelten Nanoschichten, die durch finnenförmige Brückenzonen verbunden sind 未知

    公开(公告)号：DE112020000212T5

    公开(公告)日：2021-08-19

    申请号：DE112020000212

    申请日：2020-02-24

    Applicant: IBM

    Inventor： XIE RUILONG ,  FROUGIER JULIEN ,  PARK CHANRO ,  NOWAK EDWARD ,  QI YI ,  CHENG KANGGUO ,  LOUBET NICOLAS

    IPC: H01L21/336 ,  H01L21/283 ,  H01L29/78

    Abstract: Ausführungsformen der vorliegenden Erfindung betreffen Techniken zum Bereitstellen einer neuen Feldeffekttransistor(FET)-Architektur, welche eine zentrale Finnenzone und eine oder mehrere vertikal gestapelte Nanoschichten umfasst. In einer nicht-beschränkenden Ausführungsform der Erfindung wird ein Nanoschichtstapel über einem Substrat gebildet. Der Nanoschichtstapel kann eine oder mehrere erste Halbleiterschichten und eine oder mehrere erste Opferschichten umfassen. Durch Entfernen eines Abschnitts der einen oder der mehreren ersten Halbleiterschichten und der einen oder der mehreren ersten Opferschichten wird ein Graben gebildet. Durch den Graben wird eine Fläche einer untersten Opferschicht der einen oder der mehreren ersten Opferschichten freigelegt. Der Graben kann derart mit einer oder mehreren zweiten Halbleiterschichten und einer oder mehreren zweiten Opferschichten gefüllt werden, dass jede der einen oder der mehreren zweiten Halbleiterschichten mit einer Seitenwand einer der einen oder der mehreren ersten Halbleiterschichten in Kontakt steht.

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