公开(公告)号：JP2000156461A

公开(公告)日：2000-06-06

申请号：JP15140999

申请日：1999-05-31

Applicant: IBM

Inventor： BERTIN CLAUDE L ,  FERENCE THOMAS GEORGE ,  WAYNE JOHN HOWEL ,  SPROGIS EDMUND J

IPC: H01L25/18 ,  H01L23/538 ,  H01L25/065 ,  H01L25/07

Abstract: PROBLEM TO BE SOLVED: To individually set a chip and to achieve a compact semiconductor package with a high-integration technique by equipping a plurality of independent chips that are electrically connected and function completely and chip-on- chip part connection/interconnection for electrically connecting the chips to an external circuit. SOLUTION: Chip-on-chip parts 10 include a first chip 30, a second chip 40, and chip-on-chip part connection 20. An active region 35 of the first chip 30 is electrically connected to an active region 45 of the second chip 40 via solder ball connection 50 or electrical connection between chips. Also, the chip- on-chip part connection 20 is a solder column 22 that is connected to the first chip 30, and the solder column 22 can connect the chip-on-chip parts 10 to an external circuit via a substrate, thus achieving a reliable, compact semiconductor package with high-integration technique and at the same time improving thermal performance.

公开(公告)号：GB2489859A

公开(公告)日：2012-10-10

申请号：GB201212589

申请日：2011-01-12

Applicant: IBM

Inventor： HERRIN RUSSELL T ,  LINDGREN PETER J ,  SPROGIS EDMUND J ,  STAMPER ANTHONY K

IPC: H01L21/768

Abstract: A method of manufacturing an integrated circuit structure forms a first opening in a substrate (100; Figure 1) and lines the first opening with a protective liner. (102) The method deposits a material into the first opening (104) and forms a protective material over the substrate. The protective material includes a process control mark and includes a second opening above, and aligned with, the first opening. (108) The method removes the material from the first opening through the second opening in the protective material. (110) The process control mark comprises a recess within the protective material that extends only partially through the protective material, such that portions of the substrate below the process control mark are not affected by the process of removing the material.

公开(公告)号：DE112010004326B4

公开(公告)日：2017-09-21

申请号：DE112010004326

申请日：2010-11-09

Applicant: IBM

Inventor： MCALLISTER MICHAEL F ,  KIM TAE HONG ,  SPROGIS EDMUND J ,  SAPIRO MICHAEL J

IPC: H01L21/822 ,  H01L21/768 ,  H01L23/522 ,  H01L27/08

Abstract: Verfahren zum Bilden einer Halbleiterstruktur, wobei das Verfahren ein Bilden eines Kondensators (180) und einer seitlich isolierten leitfähigen durch das Halbleitersubstrat (10) gehende Verbindungsstruktur (182) in einem Halbleitersubstrat (10) aufweist, wobei die seitlich isolierte leitfähige durch das Halbleitersubstrat (10) gehende Verbindungsstruktur (182) durch Folgendes gebildet wird: Bilden einer dielektrischen röhrenförmigen Struktur (20) um einen ersten in dem Halbleitersubstrat (10) ausgebildeten Hohlraum (47) durch das Halbleitersubstrat (10) herum; Füllen eines Hohlraums in der dielektrischen röhrenförmigen Struktur (20) mit einem leitfähigen Material, wobei der Kondensator (180) durch Folgendes gebildet wird: Bilden einer äußeren Elektrode (60) durch Dotieren eines Abschnitts des Halbleitersubstrats (10) um einen zweiten Hohlraum (67) durch das Halbleitersubstrat (10) herum; Bilden eines Knotendielektrikums (70) auf inneren Seitenwände der äußeren Elektrode (60) durch das Halbleitersubstrat (10); Bilden einer inneren Elektrode durch Füllen des zweiten Hohlraums (67) durch das Halbleitersubstrat (10) mit dem leitfähigen Material, und Bilden einer dotierten Wannenzone (12) in dem Halbleitersubstrat (10), wobei die dotierte Wannenzone (12) leitend mit der äußeren Elektrode (60) verbunden ist, wobei das Verfahren ferner aufweist: Füllen des ersten Hohlraums (47) durch das Halbleitersubstrat (10) mit einem Opfermaterial; und Entfernen des Opfermaterials, um den Hohlraum in der dielektrischen röhrenförmigen Struktur (20) zu bilden.

公开(公告)号：DE112011100134T5

公开(公告)日：2012-10-04

申请号：DE112011100134

申请日：2011-01-12

Applicant: IBM

Inventor： SPROGIS EDMUND J ,  HERRIN RUSSELL T ,  LINDGREN PETER J ,  STAMPER ANTHONY K

IPC: H01L21/768

Abstract: Ein Verfahren zur Herstellung einer integrierten Schaltkreisstruktur bildet eine erste Öffnung in einem Substrat (100; 1) und liniert die erste Öffnung mit einer Schutzschicht. (102) Das Verfahren lagert Material in die erste Öffnung (104) ab und bildet ein Schutzmaterial über dem Substrat. Das Schutzmaterial enthält eine Prozess Kontrollmarkierung sowie eine zweite Öffnung oberhalb und ausgerichtet an der ersten Öffnung. (108) Das Verfahren entfernt das Material aus der ersten Öffnung durch die zweite Öffnung in dem Schutzmaterial. (110) Die Prozess-Kontrollmarkierung besteht aus einer Aussparung innerhalb des Schutzmaterials, die sich nur teilweise erstreckt durch das Schutzmaterial, so daß Teile des Substrats unter der Prozess Kontrollmarkierung nicht betroffen sind von dem Prozess des Entfernens des Materials.

公开(公告)号：DE112012004106T5

公开(公告)日：2014-07-10

申请号：DE112012004106

申请日：2012-08-03

Applicant: IBM

Inventor： COONEY EDWARD C ,  DUNN JAMES S ,  MARTIN DALE W ,  MUSANTE CHARLES F ,  RAINEY BETH-ANN ,  SHI LEATHEN ,  SPROGIS EDMUND J ,  TSANG CORNELIA K

IPC: H01L21/60 ,  H01L21/58 ,  H01L23/48

Abstract: Verfahren zum Bonden von Substratoberflächen, gebondete Substratanordnungen sowie Entwurfsstrukturen für eine gebondete Substratanordnung. Es werden Einheiten-Strukturen (18, 19, 20, 21) eines Produkt-Chips (25) unter Verwendung einer ersten Oberfläche (15) eines Einheiten-Substrats (10) gebildet. Auf dem Produkt-Chip wird eine Verdrahtungsschicht (26) einer Zwischenverbindungsstruktur für die Einheiten-Strukturen gebildet. Die Verdrahtungsschicht wird planarisiert. Ein provisorischer Handhabungswafer (52) wird entfernbar an die planarisierte Verdrahtungsschicht gebondet. In Reaktion auf das entfernbare Bonden des provisorischen Handhabungswafers an die planarisierte erste Verdrahtungsschicht wird eine zweite Oberfläche (54) des Einheiten-Substrats, die entgegengesetzt zu der ersten Oberfläche ist, an ein endgültiges Handhabungssubstrat (56) gebondet. Anschließend wird der provisorische Handhabungswafer von der Anordnung entfernt.

公开(公告)号：GB2488078B

公开(公告)日：2014-02-26

申请号：GB201209593

申请日：2010-11-09

Applicant: IBM

Inventor： MCALLISTER MICHAEL ,  SHAPIRO MICHAEL J ,  KIM TAE HONG ,  SPROGIS EDMUND J

IPC: H01L21/822 ,  H01L21/768 ,  H01L23/522 ,  H01L23/64 ,  H01L27/06

公开(公告)号：GB2488078A

公开(公告)日：2012-08-15

申请号：GB201209593

申请日：2010-11-09

Applicant: IBM

Inventor： MCALLISTER MICHAEL ,  SHAPIRO MICHAEL J ,  KIM TAE HONG ,  SPROGIS EDMUND J

IPC: H01L21/822 ,  H01L21/768 ,  H01L23/522 ,  H01L23/64 ,  H01L27/06

Abstract: A capacitor (180) in a semiconductor substrate (10) employs a conductive through-substrate via (TSV) (80) as an inner electrode and a columnar doped semiconductor region as an outer electrode. The capacitor (80) provides a large decoupling capacitance in a small area, and does not impact circuit density or a Si3D structural design. Additional conductive TSVs can be provided in the semiconductor substrate (10) to provide electrical connection for power supplies and signal transmission therethrough. The capacitor (180) has a lower inductance than a conventional array of capacitors having comparable capacitance, thereby enabling reduction of high frequency noise in the power supply system of stacked semiconductor chips.

公开(公告)号：BR112012017627A2

公开(公告)日：2016-04-12

申请号：BR112012017627

申请日：2011-01-12

Applicant: IBM

Inventor： STAMPER ANTHONY K ,  SPROGIS EDMUND J ,  LINDGREN PETER J ,  HERRIN RUSSELL T

IPC: H01L21/768

公开(公告)号：GB2509683A

公开(公告)日：2014-07-09

申请号：GB201408711

申请日：2012-08-03

Applicant: IBM

Inventor： COONEY EDWARD C ,  DUNN JAMES S ,  MARTIN DALE W ,  MUSANTE CHARLES F ,  RAINEY BETH-ANN ,  SHI LEATHEN ,  SPROGIS EDMUND J ,  TSANG CORNELIA K

IPC: H01L23/522 ,  H01L21/768 ,  H01L23/528

Abstract: Methods for bonding substrate surfaces, bonded substrate assemblies, and design structures for a bonded substrate assembly. Device structures (18, 19, 20, 21) of a product chip (25) are formed using a first surface (15) of a device substrate (10). A wiring layer (26) of an interconnect structure for the device structures is formed on the product chip. The wiring layer is planarized. A temporary handle wafer (52) is removably bonded to the planarized wiring layer. In response to removably bonding the temporary handle wafer to the planarized first wiring layer, a second surface (54) of the device substrate, which is opposite to the first surface, is bonded to a final handle substrate (56). The temporary handle wafer is then removed from the assembly.

公开(公告)号：CA2708207A1

公开(公告)日：2009-08-20

申请号：CA2708207

申请日：2009-02-11

Applicant: IBM

Inventor： LINDGREN PETER J ,  SPROGIS EDMUND J ,  STAMPER ANTHONY K ,  STEIN KENNETH J

IPC: H01L23/48

Abstract: A through substrate (10) via includes an annular conductor layer at a periphery of a through substrate (10) aperture, and a plug layer (24) surrounded by the annular conductor layer. A method for fabricating the through substrate (10) via includes forming a blind aperture within a substrate (10) and successively forming and subsequently planarizing within the blind aperture a conformal conductor layer (20) that does not fill the aperture and plug layer (24) that does fill the aperture. The backside of the substrate (10) may then be planarized to expose at least the planarized conformal conductor layer. (20)