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    Halbleiteranordnung
    13.
    发明专利
    Halbleiteranordnung 未知

    公开(公告)号：DE102013204275A1

    公开(公告)日：2013-09-19

    申请号：DE102013204275

    申请日：2013-03-12

    Applicant: INFINEON TECHNOLOGIES AG

    Inventor： BAUMGARTL JOHANNES ,  HARFMANN MARKUS ,  KOTEK MANFRED ,  KRENN CHRISTIAN ,  NEIDHART THOMAS ,  SCHULZE HANS-JOACHIM

    IPC: H01L29/36 ,  H01L21/336 ,  H01L29/06 ,  H01L29/78

    Abstract: Eine Halbleiterzone (1) von einem ersten Leitungstyp (n) weist ein Halbleitergrundmaterial auf, das mit einem ersten Dotierstoff und einem zweiten Dotierstoff dotiert ist. Bei dem ersten Dotierstoff und dem zweiten Dotierstoff handelt es sich um Stoffe, die voneinander sowie vom Stoff des Halbleitergrundmaterials verschieden sind. Der erste Dotierstoff ist elektrisch aktiv und bewirkt in dem Halbleitergrundmaterial eine Dotierung vom ersten Leitungstyp (n). Außerdem bewirkt der erste Dotierstoff in dem Halbleitergrundmaterial eine Verringerung oder eine Erhöhung einer Gitterkonstanten der reinen, undotierten ersten Halbleiterzone. Der zweite Dotierstoff bewirkt (a) eine Härtung der ersten Halbleiterzone (1), und/oder (b) eine Erhöhung der Gitterkonstanten der reinen, undotierten ersten Halbleiterzone (1), falls der erste Dotierstoff eine Verringerung der Gitterkonstante der reinen, undotierten ersten Halbleiterzone (1) bewirkt, oder aber eine Verringerung der Gitterkonstanten der reinen, undotierten ersten Halbleiterzone (1), falls der erste Dotierstoff eine Erhöhung der Gitterkonstanten der reinen, undotierten ersten Halbleiterzone (1) bewirkt. Durch die Härtung und/oder die entgegengesetzten Wirkungen des ersten und/oder zweiten Dotierstoffes lässt sich eine zu starke Durchbiegung (b) der ersten Halbleiterzone (1) verringern.

    15.
    发明专利
    未知

    公开(公告)号：DE10353387B4

    公开(公告)日：2008-07-24

    申请号：DE10353387

    申请日：2003-11-14

    Applicant: INFINEON TECHNOLOGIES AG

    Inventor： KOTEK MANFRED ,  HAEBERLEN OLIVER ,  POELZL MARTIN ,  RIEGER WALTER

    IPC: H01L21/336 ,  H01L29/40 ,  H01L29/417 ,  H01L29/423 ,  H01L29/76 ,  H01L29/78

    Abstract: In the case of the cost-effective method according to the invention for fabricating a power transistor arrangement, a trench power transistor arrangement ( 1 ) is fabricated with four patterning planes each containing a lithography step. The power transistor arrangement according to the invention has a cell array ( 3 ) with cell array trenches ( 5 ) each containing a field electrode structure ( 11 ) and a gate electrode structure ( 10 ). The field electrode structure ( 11 ) is electrically conductively connected to the source metallization ( 15 ) by a connection trench ( 6 ) in the cell array ( 3 ).

    18.
    发明专利
    未知

    公开(公告)号：DE112006003839T5

    公开(公告)日：2009-02-26

    申请号：DE112006003839

    申请日：2006-04-21

    Applicant: INFINEON TECHNOLOGIES AG

    Inventor： KROENINGER WERNER ,  KOTEK MANFRED ,  KOLLER ADOLF ,  MOHAMED ABDUL RAHMAN

    IPC: H01L21/68 ,  H01L21/78

    Abstract: A method of fabricating a semiconductor chip includes the providing an adhesive layer on the outer area of the active surface of a device wafer and attaching a rigid body to the active surface by the adhesive layer. The device wafer is thinned by treating the passive surface of the device wafer. A first backing tape is connected to the passive surface of the device wafer. The outer portion of the rigid body is separated from the central portion of the rigid body and the outer portion of the device wafer is separated from the central portion of the device wafer. The central portion of the rigid body, the outer portion of the device wafer and the outer portion of the rigid body are removed from the first backing tape. The device wafer may be diced into semiconductor chips.

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