公开(公告)号：DE102019123443A1

公开(公告)日：2020-03-12

申请号：DE102019123443

申请日：2019-09-02

Applicant: INTEL CORP

Inventor： LUEH GUEI-YUAN ,  ASHAR PRATIK ,  MAIYURAN SUBRAMANIAM ,  PAL SUPRATIM ,  CHEN WEI-YU

IPC: G06F9/48 ,  G06T1/20

Abstract: Es wird eine Vorrichtung zum Fördern des gemeinsamen Benutzens von Registern offenbart. Die Vorrichtung enthält einen oder mehrere Prozessoren, um einen ersten Maschinencode, der ein erstes Universalregister-pro-Thread-Verhältnis (GRF-pro-Thread-Verhältnis) aufweist, zu erzeugen, ein Auftreten einer oder mehrerer Überlauf-/Füllanweisungen in dem ersten Maschinencode zu detektieren und einen zweiten Maschinencode, der ein zweites GRF-pro-Thread-Verhältnis aufweist, bei der Detektion einer oder mehrerer Überlauf-/Füllanweisungen in dem ersten Maschinencode zu erzeugen, wobei das zweite GRF-pro-Thread-Verhältnis auf einem Deaktivieren eines ersten von mehreren Hardware-Threads basiert.

公开(公告)号：ES2929978T3

公开(公告)日：2022-12-05

申请号：ES18160823

申请日：2018-03-08

Applicant: INTEL CORP

Inventor： APPU ABHISHEK R ,  KOKER ALTUG ,  RAY JOYDEEP ,  SINHA KAMAL ,  VEERNAPU KIRAN C ,  MAIYURAN SUBRAMANIAM ,  SURTI PRASOONKUMAR ,  LUEH GUEI-YUAN ,  PUFFER DAVID ,  PAL SUPRATIM ,  HOEKSTRA ERIC J ,  SCHLUESSLER TRAVIS T ,  HURD LINDA L

IPC: G06F9/30 ,  G06F1/32 ,  G06F9/38

Abstract: En un ejemplo, un aparato comprende una pluralidad de unidades de ejecución y un primer archivo de registro general (GRF) acoplado comunicativamente a la pluralidad de unidades de ejecución, donde el primer GRF es compartido por la pluralidad de unidades de ejecución. También se describen y reivindican otras realizaciones. (Traducción automática con Google Translate, sin valor legal)

公开(公告)号：DE102020131666A1

公开(公告)日：2021-11-11

申请号：DE102020131666

申请日：2020-11-30

Applicant: INTEL CORP

Inventor： MAIYURAN SUBRAMANIAM ,  BORKAR DURGESH ,  GARG ASHUTOSH ,  GEORGE VARGHESE ,  GURRAM CHANDRA ,  MARWAHA SHUBRA ,  PAL SUPRATIM ,  PARRA JORGE E ,  STARKEY DARIN

IPC: G06F9/38

Abstract: Hier wird eine Beschleunigervorrichtung beschrieben, umfassend: eine Host-Schnittstelle; eine Fabric-Zwischenverbindung, die mit der Host-Schnittstelle gekoppelt ist; und eine oder mehrere Hardware-Kacheln, die mit der Fabric-Zwischenverbindung gekoppelt sind, wobei die eine oder mehreren Hardware-Kacheln Multiplikationsbeschleunigungs-Hardware dünnbesetzter Matrizen aufweisen, die ein modulares systolisches Verarbeitungs-Array mit Rückkopplungseingaben aufweist.

公开(公告)号：BR112021016111A2

公开(公告)日：2021-11-09

申请号：BR112021016111

申请日：2020-03-14

Applicant: INTEL CORP

Inventor： GARG ASHUTOSH ,  GURRAM CHANDRA ,  STARKEY DARIN ,  LUEH GUEI-YUAN ,  PARRA JORGE ,  MARWAHA SHUBRA ,  MAIYURAN SUBRAMANIAM ,  PAL SUPRATIM ,  GEORGE VARGHESE

IPC: G06F9/30

Abstract: dispositivo de computação, unidade de processamento paralelo, núcleo de unidade de processamento gráfico de propósito geral e multiprocessador gráfico. trata-se de processadores gráficos e unidades de processamento gráfico que têm instruções de acumulação de produto escalar para um formato de ponto flutuante híbrido. em uma modalidade, um multiprocessador gráfico compreende uma unidade de instrução para despachar instruções e um recurso de processamento acoplado à unidade de instrução. o recurso de processamento é configurado para receber uma instrução de acumulação de produto escalar da unidade de instrução e para processar a instrução de acumulação de produto escalar usando um formato de número bfloat16.

公开(公告)号：DE102020130865A1

公开(公告)日：2021-06-24

申请号：DE102020130865

申请日：2020-11-23

Applicant: INTEL CORP

Inventor： PAL SUPRATIM ,  AVANCHA SASIKANTH ,  BHATI ISHWAR ,  CHEN WEI-YU ,  DAS DIPANKAR ,  GARG ASHUTOSH ,  GURRAM CHANDRA S ,  GU JUNJIE ,  LUEH GUEI-YUAN ,  MAIYURAN SUBRAMANIAM ,  PARRA JORGE E ,  SRINIVASAN SUDARSHAN ,  GEORGE VARGHESE

IPC: G06F9/30

Abstract: Hier beschriebene Ausführungsformen stellen eine Anweisung und verknüpfte Logik bereit, um Vektor-Multiplikation-Addition-Anweisungen mit automatischer Null-Auslassung (Zero-Skipping) für dünn besetzte Eingaben zu ermöglichen. Eine Ausführungsform sieht einen Universal-Grafikprozessor vor, der Logik zum Durchführen von Operationen umfasst, umfassend das Abrufen einer Hardware-Makroanweisung mit einer Prädikatmaske, einer Wiederholungszählung und einem Satz von Anfangsoperanden, wobei die Anfangsoperanden einen Zieloperanden und mehrere Quelloperanden beinhalten. Die Hardware-Makroanweisung ist dafür ausgelegt, eine oder mehrere Multiplizier-/Addieroperationen an Eingabedaten durchzuführen, die mit einem Satz von Matrizen verknüpft sind.

公开(公告)号：DE102020130184A1

公开(公告)日：2021-06-17

申请号：DE102020130184

申请日：2020-11-16

Applicant: INTEL CORP

Inventor： SHARMA NAMITA ,  PAL SUPRATIM ,  SIMON BIJU PUTHUR ,  VIVEK TOVINAKERE D

IPC: G06T1/40 ,  G06F17/16

Abstract: Offenbart ist eine Vorrichtung zum Erleichtern von Matrixverarbeitung. Die Vorrichtung umfasst einen Matrixbeschleuniger, um Eingabematrixdaten zu empfangen, die Eingabematrixdaten in eine Vielzahl von Teilblöcken zu transformieren, einen ersten Block der Teilblöcke zu untersuchen, um zu bestimmen, ob der erste Block spärliche Daten umfasst, eine erste Kachelgröße auszuwählen, wenn bestimmt wird, dass der erste Block spärliche Daten umfasst, und Ausgabematrixdaten auf Grundlage der ersten Kachelgröße zu erzeugen.

公开(公告)号：DE102020129756A1

公开(公告)日：2021-05-20

申请号：DE102020129756

申请日：2020-11-11

Applicant: INTEL CORP

Inventor： RHISHEEKESAN ABHISHEK ,  PAL SUPRATIM ,  LAKSHMINARAYANA SHASHANK ,  MAIYURAN SUBRAMANIAM

IPC: G06F9/38

Abstract: Hier beschriebene Ausführungsformen sind im Allgemeinen auf einen verbesserten Vektornormalisierungsbefehl gerichtet. Eine Ausführungsform eines Verfahrens weist in Antwort auf Empfang durch eine GPU eines einzelnen Befehls, der eine Vektornormalisierungsoperation spezifiziert, die an V Vektoren durchzuführen ist, auf: (i) Erzeugen V quadratischer Längenwerte, mit jeweils N, durch eine erste Verarbeitungseinheit, indem, für jeweils N Sätze von Eingängen, die jeweils mehrere Komponentenvektoren für N der Vektoren darstellen, N parallele Skalarproduktoperationen an den N Sätzen von Eingängen durchgeführt werden. Erzeugen von V Sätzen von Ausgängen, die mehrere normalisierte Komponentenvektoren der V Vektoren darstellen, mit jeweils N, durch eine zweite Verarbeitungseinheit, indem, für jeweils N quadratische Längenwerte der V quadratischen Längenwerte, N parallele Operationen an den N quadratischen Längenwerten durchgeführt werden, wobei jede der N parallelen Operationen eine Kombination einer reziproken Quadratwurzelfunktion und einer Vektorskalierungsfunktion implementiert.

公开(公告)号：DE102020106170A1

公开(公告)日：2020-10-08

申请号：DE102020106170

申请日：2020-03-06

Applicant: INTEL CORP

Inventor： LUEH GUEI-YUAN ,  MAIYURAN SUBRAMANIAM ,  CHEN WEI-YU ,  TRIFUNOVIC KONRAD ,  PAL SUPRATIM ,  GURRAM CHANDRA S ,  PARRA JORGE E ,  ASHAR PRATIK J ,  BUJEWSKI TOMASZ

IPC: G06T1/60 ,  G06F12/0802

Abstract: Ein Prozessor wird offenbart. Der Prozessor schließt eine Ausführungseinheit mit einer Registerdatei, die eine oder mehrere Banken von Registern zum Speichern von Operandenwerten aufweist, einen Akkumulator, umfassend einen Pool von Registern zum Speichern von Operandenwerten, für die bestimmt wird, dass sie einen Konflikt bei Registerbanken innerhalb der Registerdatei zu verursachen, und eine Cache-Schaltung zum Steuern der Speicherung der Operandenwerte, für die bestimmt wird, dass sie einen Konflikt bei den Registerbanken von der Registerdatei zu dem Pool von Registern verursachen, ein.