公开(公告)号：GB2420207B

公开(公告)日：2008-04-16

申请号：GB0603362

申请日：2004-09-15

Applicant: INTEL CORP

Inventor： BENNETT STEPHEN ,  ANDERSON ANDREW ,  JEYASINGH STALINSELVARAJ ,  KAGI ALAIN ,  NEIGER GILBERT ,  UHLIG RICHARD ,  KOZUCH MICHAEL ,  SMITH LAWRENCE III ,  RODGERS SCOTT

IPC: G06F9/455 ,  G06F11/07

公开(公告)号：HK1083139A1

公开(公告)日：2006-06-23

申请号：HK06105281

申请日：2006-05-04

Applicant: INTEL CORP

Inventor： ZOU XIANG ,  PARTHASARATH RAJESH ,  PARTHASARATH MADHAVAN ,  RODGERS SCOTT

IPC: G06F20060101 ,  G06F9/00 ,  G06F9/26 ,  G06F9/308 ,  G06F9/312 ,  G06F9/315 ,  G06F9/318 ,  G06F9/32 ,  G06F9/38

公开(公告)号：DE10297596T5

公开(公告)日：2004-12-02

申请号：DE10297596

申请日：2002-12-11

Applicant: INTEL CORP

Inventor： MARR DEBORAH ,  RODGERS SCOTT ,  HILL DAVID ,  KAUSHIK SHIVANDAN ,  CROSSLAND JAMES ,  KOUFATY DAVID

IPC: G06F9/00 ,  G06F20060101 ,  G06F9/30 ,  G06F9/38 ,  G06F9/46 ,  G06F9/48 ,  G06F12/08 ,  G06F17/00

Abstract: Techniques for suspending execution of a thread until a specified memory access occurs. In one embodiment, a processor includes multiple execution units capable of executing multiple threads. A first thread includes an instruction that specifies a monitor address. Suspend logic suspends execution of the first thread, and a monitor causes resumption of the first thread in response to an access to the specified monitor address.

公开(公告)号：GB2400947A

公开(公告)日：2004-10-27

申请号：GB0412867

申请日：2002-12-11

Applicant: INTEL CORP

Inventor： MARR DEBORAH T ,  RODGERS SCOTT ,  HILL DAVID ,  KAUSHIK SHIVNANDAN ,  CROSSLAND JAMES ,  KOUFATY DAVID

IPC: G06F9/00 ,  G06F20060101 ,  G06F9/30 ,  G06F9/38 ,  G06F9/46 ,  G06F9/48 ,  G06F12/08 ,  G06F17/00

Abstract: Techniques for suspending execution of a thread until a specified memory access occurs. In one embodiment, a processor includes multiple execution units capable of executing multiple threads. A first thread includes an instruction that specifies a monitor address. Suspend logic suspends execution of the first thread, and a monitor causes resumption of the first thread in response to an access to the specified monitor address.

公开(公告)号：DE10297596B4

公开(公告)日：2017-09-07

申请号：DE10297596

申请日：2002-12-11

Applicant: INTEL CORP

Inventor： MARR DEBORAH ,  RODGERS SCOTT ,  HILL DAVID ,  KAUSHIK SHIVANDAN ,  CROSSLAND JAMES ,  KOUFATY DAVID

IPC: G06F9/00 ,  G06F9/46 ,  G06F20060101 ,  G06F9/30 ,  G06F9/38 ,  G06F9/48 ,  G06F12/08 ,  G06F17/00

Abstract: Techniken zum Suspendieren der Ausführung eines Threads, bis ein spezifizierter Speicherzugriff auftritt. Bei einer Ausführungsform enthält ein Prozessor mehrere Ausführungseinheiten, die mehrere Threads ausführen können. Ein erster Thread enthält eine Anweisung, die eine Überwachungsadresse spezifiziert. Suspendierungslogik suspendiert die Ausführung des ersten Threads und eine Überwachungsvorrichtung bewirkt die Wiederaufnahme des ersten Threads als Reaktion auf einen Zugriff auf die spezifizierte Überwachungsadresse.

公开(公告)号：DE112004003080B4

公开(公告)日：2016-07-28

申请号：DE112004003080

申请日：2004-09-10

Applicant: INTEL CORP

Inventor： NEIGER GILBERT ,  BENNETT STEVEN ,  KAGI ALAIN ,  JEYASINGH SALINSELVARAJ ,  ANDERSON ANDREW ,  UHLIG RICHARD ,  COTA-ROBLES ERIK ,  RODGERS SCOTT ,  SMITH III LAWRENCE

IPC: G06F9/46 ,  G06F9/455

Abstract: Plattform-Hardware zum Abwickeln privilegierter Ereignisse, wobei die Plattform-Hardware einen Prozessor, einen Speicher und Eingabe-/Ausgabe-Einheiten aufweist, wobei der Prozessor eine Leitwegelogik aufweist in Form eines Mikrocodes, einer programmierbaren Logik oder einer hartcodierten Logik, wobei die Leitwegelogik ausgebildet ist, das folgende Verfahren auf dem Prozessor auszuführen, wenn darauf mehrere Virtual Machine Monitore parallel eingerichtet sind: Erkennen des Auftretens eines privilegierten Ereignisses während des Betriebs von Gast-Software auf einer virtuellen Maschine (VM) oder während des Betriebs eines Virtual Machine Monitors, wobei privilegierte Ereignisse von der Gast-Software nicht behandelt werden können und die mehreren Virtual Machine Monitore eingerichtet sind, privilegierte Ereignisse zu behandeln; Ermitteln des Typs des erkannten privilegierten Ereignisses; Ermitteln des Wertes aus einem Prozessor-Register oder einem Speicher im Plattform-Chipsatz, das bzw. der mit dem Typ des privilegierten Ereignisses verbunden ist; Identifizieren eines der eingerichteten Virtual Machine Monitore durch den ermittelten Wert, um das erkannte privilegierte Ereignis durch den identifizierten Virtual Machine Monitor zu behandeln; Leiten des erkannten privilegierten Ereignisses zum identifizierten Virtual Machine Monitor; Erzeugen eines VM-Exit Befehls, um die Steuerung von der aktuell ausgeführten Gast-Software beziehungsweise dem aktuell ausgeführten Virtual Maschine Monitor auf den identifizierten Virtual Machine Monitor zu übertragen.

公开(公告)号：GB2515611A

公开(公告)日：2014-12-31

申请号：GB201405732

申请日：2014-03-31

Applicant: INTEL CORP

Inventor： ROZAS CARLOS V ,  ALEXANDROVICH ILYA ,  ANATI ITTAI ,  BERENZON ALEX ,  GOLDSMITH MICHAEL A ,  HUNTLEY BARRY E ,  IVANOV ANTON ,  JOHNSON SIMON P ,  LESLIE-HURD REBEKAH M ,  MCKEEN FRANCIS ,  NEIGER GILBERT ,  RAPPOPORT RINAT ,  RODGERS SCOTT ,  SAVAGAONKAR UDAY R ,  SCARLATA VINCENT R ,  SHANBHOGUE VEDVYAS ,  SMITH WESLEY H ,  WOOD WILLIAM COLIN

IPC: G06F12/14 ,  G06F9/30 ,  G06F12/10 ,  G06F21/62

Abstract: A processor has multiple hardware threads and an enclave page cache. The processor has a first instruction to prevent new address translations being created. This instruction takes the address of a page in a secure enclave as a as a parameter. It prevents new entries being made in a translation look-aside buffer for that page. The processor has a second instruction to record the threads accessing an enclave. This instruction specifies the enclave identifier as a parameter and records the number of hardware threads accessing the enclave. The number is decremented whenever a thread exits the enclave. The processor has a third instruction to evict a page from an enclave page cache. The instruction takes the page address to evict as a parameter. It writes the page back to memory if the number of threads accessing the enclave is zero.

公开(公告)号：DE112006000807B4

公开(公告)日：2014-01-30

申请号：DE112006000807

申请日：2006-04-05

Applicant: INTEL CORP

Inventor： WANG HONG ,  CHINYA GAUTHAM ,  HANKINS RICHARD ,  RAKVIC RYAN ,  SHEN JOHN ,  KAUSHIK SHIV ,  BIGBEE BRYANT ,  HAMMARLUND PER ,  ZOU XIANG ,  BRANDT JASON ,  SETHI PRASHANT ,  REID JOHN ,  POULSEN DAVID ,  RODGERS SCOTT ,  CARMEAN DOUGLAS ,  PATEL BAIJU ,  SHAH SANJIV ,  HELD JAMES ,  ABEL JAMES

IPC: G06F9/38

Abstract: Ein Verfahren zur Verwaltung von Sequenzeradressen und zur Ausführung durch einen Mapping-Manager (302, 402, 502, 1020, 1670) in einem Multisequenzer-Multithreadingsystem (110, 115, 150, 170), umfassend: Durch eine Übersetzungslogik (486) Empfangen einer logischen Sequenzeradresse, die in einem Anwenderbefehl für einen logischen Sequenzer eines Prozessors angegeben ist, wobei der logische Sequenzer wenigstens einen durch ein Betriebssystem verwalteten ersten logischen Sequenzer (1620) und eine Vielzahl zweite logische Sequenzer (1640) umfasst, die durch Anwendercode des ersten Sequenzers verwaltet werden; Prüfen einer Mappingstruktur (580, 1010) auf bereits gespeicherte Zuordnung der logischen Sequenzeradresse zu wenigstens einer aus einer Vielzahl von physikalischen Sequenzeradressen einer Vielzahl physikalischer Sequenzer mit Ausführungsressourcen (1680) des Systems, wobei die Mappingstruktur (580, 1010) eine oder mehrere Seitentabellen umfasst, die jeweils einem Thread entsprechen, wobei Einträge der Seitentabellen in einer Übersetzungsbeschleunigungsstruktur gespeichert werden, die dem physikalischen Sequenzer dieses Threads zugeordnet ist ...

公开(公告)号：GB2420889A

公开(公告)日：2006-06-07

申请号：GB0602500

申请日：2004-09-10

Applicant: INTEL CORP

Inventor： NEIGER GILBERT ,  BENNETT STEVEN ,  KAGI ALAIN ,  JEYASINGH STALINSELVARAJ ,  ANDERSON ANDREW ,  UHLIG RICHARD ,  COTA-ROBLES ERIK ,  RODGERS SCOTT ,  SMITH LAWRENCE III

IPC: G06F9/455 ,  G06F9/46

Abstract: In one embodiment, a method for handling privileged events in a virtual machine environment includes detecting an occurrence of a privileged event, determining which one of multiple virtual machine monitors (VMMs) is to handle the privileged event, and transitioning control to this VMM.

公开(公告)号：DE10297597T5

公开(公告)日：2005-01-05

申请号：DE10297597

申请日：2002-12-11

Applicant: INTEL CORP

Inventor： MARR DEBORAH ,  RODGERS SCOTT ,  HILL DAVID ,  KAUSHIK SHIVANANDEN ,  CROSSLAND JAMES ,  KOUFATY DAVID

IPC: G06F9/46 ,  G06F9/30 ,  G06F9/38

Abstract: Techniques for suspending execution of a thread in a multi-threaded processor. In one embodiment, a processor includes resources that can be partitioned between multiple threads. Processor logic receives an instruction in a first thread of execution, and, in response to that instruction, relinquishes portions of the portioned resources for use by other threads.