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公开(公告)号：KR1020040033963A
公开(公告)日：2004-04-28
申请号：KR1020020063266
申请日：2002-10-16
Applicant: 삼성전자주식회사
IPC: H01L27/108
CPC classification number: H01L27/10814 , H01L21/76802 , H01L21/76897 , H01L27/10855 , H01L28/91
Abstract: PURPOSE: A method for manufacturing a semiconductor device having a self-aligned storage node is provided to be capable of securing the alignment margin enough between the storage node and a storage node contact hole and reducing fabrication cost. CONSTITUTION: A semiconductor substrate having a contact pad is prepared. The first insulating layer having a storage node contact hole for exposing the contact pad is formed on the resultant structure. At this time, the first insulating layer is made of an upper and lower interlayer dielectric(350,360), and an etch stop layer(355) between the upper and lower interlayer dielectric. The first conductive layer(380) is formed on the entire surface of the resultant structure. The second insulating layer(390) having recess portions is formed in the storage node contact hole. An etching mask layer(417) is formed on the second insulating layer. Then, the second insulating layer is etched by using the etching mask layer. The second conductive layer(420) is formed on the entire surface of the resultant structure. A node isolation is carried out by selectively etching the first and second conductive layer.
Abstract translation: 目的：提供一种制造具有自对准存储节点的半导体器件的方法，以能够将存储节点和存储节点接触孔之间的对准余量确保足够，并降低制造成本。 构成：制备具有接触垫的半导体衬底。 在所得到的结构上形成具有用于暴露接触焊盘的存储节点接触孔的第一绝缘层。 此时，第一绝缘层由上下层间电介质（350,360）和位于上下层间电介质之间的蚀刻停止层（355）制成。 第一导电层（380）形成在所得结构的整个表面上。 具有凹部的第二绝缘层（390）形成在存储节点接触孔中。 在第二绝缘层上形成蚀刻掩模层（417）。 然后，通过使用蚀刻掩模层来蚀刻第二绝缘层。 第二导电层（420）形成在所得结构的整个表面上。 通过选择性地蚀刻第一和第二导电层来进行节点隔离。
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公开(公告)号：KR1020040016070A
公开(公告)日：2004-02-21
申请号：KR1020020048267
申请日：2002-08-14
Applicant: 삼성전자주식회사
IPC: H01L21/336
CPC classification number: H01L29/6656 , H01L21/823468 , Y10S257/90 , Y10S438/978
Abstract: PURPOSE: A method for fabricating a semiconductor device with a gate spacer of a positive slope is provided to prevent a bridge from being generated by residual polysilicon by forming a positive slope in a gate spacer while using a wet etch difference of a spacer insulation layer. CONSTITUTION: A plurality of gates are formed on a semiconductor substrate. A gate spacer is formed so as to have a positive slope at the edge of the gate. A polysilicon layer(240) is formed on the substrate to fill a gap between the gates. A part of the polysilicon layer is etched to form an opening exposing the substrate. An interlayer dielectric(260) is formed on the exposed substrate so as to fill the opening.
Abstract translation: 目的：提供一种用于制造具有正斜率的栅极间隔物的半导体器件的方法，以通过在使用间隔绝缘层的湿蚀刻差的栅极间隔物中形成正斜率来防止由剩余多晶硅产生桥。 构成：在半导体衬底上形成多个栅极。 栅极间隔物形成为在栅极的边缘处具有正斜率。 在衬底上形成多晶硅层（240）以填充栅极之间的间隙。 蚀刻多晶硅层的一部分以形成露出衬底的开口。 在暴露的基板上形成层间电介质（260），以填充开口。
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公开(公告)号：KR101673908B1
公开(公告)日：2016-11-09
申请号：KR1020100067763
申请日：2010-07-14
Applicant: 삼성전자주식회사
IPC: H01L21/336 , H01L29/78 , H01L21/8238
CPC classification number: H01L21/823807 , H01L21/823814 , H01L29/7848
Abstract: 반도체소자제조방법에서, 기판상에게이트구조물을형성한다. 게이트구조물에인접한기판의부분상에실리콘을포함하는에피택시얼(epitaxial) 층을형성한다. 게이트구조물을이온주입마스크로사용하여, 에피택시얼층 및기판상부에불순물및 탄소를주입함으로써, 각각올려진소스드레인(ESD) 층및 불순물영역을형성한다. ESD 층상에금속실리사이드막을형성한다. 불순물영역은충분한탄소를포함하므로, 채널영역에인장력을인가하여전자의이동도가향상된다.
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公开(公告)号：KR1020160061615A
公开(公告)日：2016-06-01
申请号：KR1020140164129
申请日：2014-11-24
Applicant: 삼성전자주식회사
IPC: H01L29/78
CPC classification number: H01L29/1054 , H01L21/26513 , H01L21/26586 , H01L21/266 , H01L21/28525 , H01L21/324 , H01L21/76879 , H01L21/76886 , H01L21/76897 , H01L21/823412 , H01L21/823431 , H01L21/8258 , H01L29/6659 , H01L29/7834 , H01L29/7842
Abstract: 반도체장치의제조방법에있어서, 반도체기판상에스트레스채널막을형성한다. 스트레스채널막상에 100 oC 내지 600 oC의온도범위에서제1 이온주입공정을수행한다. 스트레스채널막상에게이트구조물을형성한다. 게이트구조물과인접한스트레스채널막의상부에제1 소스-드레인영역을형성한다. 고온이온주입공정에의해스트레스이완현상을방지할수 있다.
Abstract translation: 公开了制造半导体器件的方法。 公开的实施例包括：在半导体衬底上形成应力通道膜; 在100-600℃的温度范围内在应力通道膜上进行第一离子注入工艺，在应力通道膜上形成栅极结构; 以及在与栅极结构相邻的应力通道膜的上部上形成第一源极 - 漏极区域。 该实施例可以通过高温离子注入工艺来防止应力松弛。
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Patent Agency Ranking
公开(公告)号：KR1020120007162A
公开(公告)日：2012-01-20
申请号：KR1020100067763
申请日：2010-07-14
Applicant: 삼성전자주식회사
IPC: H01L21/336 , H01L29/78 , H01L21/8238
CPC classification number: H01L21/823807 , H01L21/823814 , H01L29/7848 , H01L21/265
Abstract: PURPOSE: A semiconductor device and manufacturing method thereof are provided to improve the electron mobility of a channel region by applying a tensile force in the channel region which is formed between impurity regions. CONSTITUTION: A gate structure(150) is formed on a substrate(100). The gate structure comprises a gate dielectric layer pattern(110), a gate electrode(120), and a gate mask(130). An epitaxial layer including silicon is formed on a part of the substrate which is adjacent to the gate structure. An ESD(Elevated Source Drain) layer(165) and an impurity region(170) are formed by injecting impurities and carbon into the epitaxial layer and an upper part of the substrate. A metal silicide layer is formed on the ESD layer.
Abstract translation: 目的：提供一种半导体器件及其制造方法，通过在形成于杂质区域之间的沟道区域中施加张力来提高沟道区域的电子迁移率。 构成：在衬底（100）上形成栅极结构（150）。 栅极结构包括栅极电介质层图案（110），栅极电极（120）和栅极掩模（130）。 在与栅极结构相邻的衬底的一部分上形成包括硅的外延层。 通过将杂质和碳注入外延层和衬底的上部来形成ESD（升高的源极漏极）层（165）和杂质区（170）。 在ESD层上形成金属硅化物层。
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公开(公告)号：KR100735015B1
公开(公告)日：2007-07-03
申请号：KR1020020063266
申请日：2002-10-16
Applicant: 삼성전자주식회사
IPC: H01L27/108
CPC classification number: H01L27/10814 , H01L21/76802 , H01L21/76897 , H01L27/10855 , H01L28/91
Abstract: 본 발명은 스토리지 노드콘택과의 정렬마진을 향상시키고 정전용량을 증가시킬 수 있는 셀프얼라인된 스토리지 노드를 구비한 반도체 장치 및 그의 제조방법에 관한 것이다.
본 발명의 반도체 장치의 제조방법은 콘택패드를 구비한 반도체 기판을 제공하는 단계와; 상기 콘택패드를 노출시키는 스토리지 노드콘택을 구비하며, 상, 하부 층간 절연막과 이들사이에 개재되어 상기 스토리지 노드콘택내에 돌출되는 식각정지막의 적층구조를 갖는 제1절연막을 형성하는 단계와; 기판전면에 스토리지노드용 제1도전막을 형성하는 단계와; 상기 스토리지 노드콘택에 대응하는 부분의 표면이 함몰되도록 제2절연막을 형성하는 단계와; 상기 제2절연막의 함몰된 부분에 식각 마스크층을 형성하는 단계와; 상기 식각 마스크층을 이용하여 제2절연막을 식각하는 단계와; 기판전면에 스토리지노드용 제2도전막을 형성하는 단계와; 상기 제1 및 제2도전막을 식각하여 노드분리시키는 단계와; 상기 식각마스크층, 제2절연막 및 상부 층간 절연막을 제거하는 단계로 이루어진다.-
公开(公告)号：KR100681286B1
公开(公告)日：2007-02-09
申请号：KR1020050013967
申请日：2005-02-21
Applicant: 삼성전자주식회사
IPC: H01L29/78 , H01L21/336
Abstract: 전기적 특성이 개선된 리세스된 채널을 갖는 반도체 장치의 제조 방법이 개시되어 있다. 기판에 트렌치를 형성한 다음, 트렌치의 저면 및 내벽 상에 게이트 산화막을 형성하는 동시에 게이트 산화막의 상부에 트렌치의 내벽 상부를 게이트 산화막보다 두꺼운 두께의 산화물로 감싸는 특성 개선 부재를 형성한 후, 트렌치를 매립하면서 기판 상부로 돌출되는 게이트 전극을 형성한다. 경사 이온 주입 공정으로 형성된 불순물 영역으로부터 유도되는 특성 개선 부재는 게이트 유발 드레인 누설 전류를 감소시키고 정적 회복 특성을 개선하는 등 반도체 장치의 특성을 크게 향상시킨다.
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公开(公告)号：KR100585180B1
公开(公告)日：2006-05-30
申请号：KR1020050014091
申请日：2005-02-21
Applicant: 삼성전자주식회사
Inventor： 김욱제
IPC: H01L21/336 , H01L27/105 , H01L21/318
Abstract: In a semiconductor memory device with a high operating current and a method of manufacturing the same, a semiconductor substrate is formed in which a memory cell region and a peripheral circuit region including an N-channel metal oxide semiconductor (NMOS) region and a P-channel metal oxide semiconductor (PMOS) region are defined. A gate electrode with sidewall spacers is formed in each of the memory cell region and the peripheral circuit region. Source and drain regions are formed in the semiconductor substrate at sides of the gate electrode to form metal oxide semiconductor (MOS) transistors. A first etch stop layer is formed on the semiconductor substrate where the MOS transistors are formed. A second etch stop layer is selectively formed in the NMOS region of the peripheral circuit region.
Abstract translation: 在具有高工作电流的半导体存储器件及其制造方法中，形成半导体衬底，其中存储单元区域和包括N沟道金属氧化物半导体（NMOS）区域和P沟道金属氧化物半导体 沟道金属氧化物半导体（PMOS）区域被限定。 在存储单元区域和外围电路区域中的每一个中形成具有侧壁间隔物的栅电极。 源极和漏极区形成在半导体衬底中栅电极的侧面以形成金属氧化物半导体（MOS）晶体管。 在形成MOS晶体管的半导体衬底上形成第一蚀刻停止层。 在外围电路区域的NMOS区域中选择性地形成第二蚀刻停止层。
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公开(公告)号：KR100568859B1
公开(公告)日：2006-04-10
申请号：KR1020030057836
申请日：2003-08-21
Applicant: 삼성전자주식회사
IPC: H01L29/78
CPC classification number: H01L21/823878 , H01L21/28185 , H01L21/28202 , H01L21/823807 , H01L21/823842 , H01L21/823857 , H01L27/10873 , H01L27/10894 , H01L29/513 , H01L29/518
Abstract: 듀얼 게이트의 피모스(PMOS) 트랜지스터에서 P형 불순물의 투과(penetration)를 방지 또는 최소화하여 소자의 특성을 극대화하기 위한 디램 반도체 장치의 트랜지스터 제조방법을 개시한다. 그의 방법은, 반도체 기판 상에 소자 분리막을 형성하는 단계와, 상기 반도체 기판의 활성 영역에 채널 불순물 영역을 형성하는 단계와, 상기 반도체 기판 상에 실리콘 산화막 및 실리콘 산질화막을 사용하여 게이트 절연막을 형성하는 단계와, 상기 게이트 절연막 상에 엔형 불순물을 포함하는 폴리 실리콘막을 형성하고, 상기 회로 영역의 피모스 트랜지스터 영역에 형성된 상기 폴리 실리콘막에 피형 불순물을 선택적으로 이온주입하여 게이트 전극을 형성하는 단계와, 상기 게이트 전극 상에 도전성 금속막, 게이트 상부 절연막을 형성하고, 게이트 영역 상에 게이트 스택을 형성하는 단계와, 소스/드레인 영역에 제1 불순물 영역을 형성하고, 상기 게이트 전극의 측벽에 스페이서를 형성하는 단계와, 상기 제1 불순물 영역에 중첩하는 제3 불순물 영역을 형성하는 단계를 포함하여 이루어진다.
피모스(PMOS), 엔모스(NMOS), 듀얼 게이트(dual gate), 실리콘 산화막, 실리콘 산질화막
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