公开(公告)号：KR1020170124284A

公开(公告)日：2017-11-10

申请号：KR1020160053978

申请日：2016-05-02

Applicant: 삼성전자주식회사

Inventor： 나카니시토시로 ,  남갑진 ,  짱리지에

IPC: H01L29/78

CPC classification number: H01L29/7853 ,  H01L29/1037

Abstract: 반도체장치가제공된다. 반도체장치는, 서로이격되는드레인영역및 소오스영역, 상기드레인영역및 상기소오스영역사이에, 제1 부분과제2 부분을포함하는반도체패턴으로, 상기제1 부분의두께는상기제2 부분의두께보다크고, 상기제1 부분은상기드레인영역과상기제2 부분사이에위치하는반도체패턴및 상기반도체패턴의제2 부분과교차하는게이트전극을포함한다.

Abstract translation: 提供了一种半导体器件。 所述的半导体装置是，在彼此之间的间隔开的漏极区和源极区，漏极区和源极区，包括任务2部分的半导体图案的第一部分，所述第一部分的厚度大于所述第二部分的厚度大 大，包括栅电极与半导体图案的漏区和所述第二部分之间的所述半导体图案的第二部分并与第一部分。

公开(公告)号：KR1020100026741A

公开(公告)日：2010-03-10

申请号：KR1020080085863

申请日：2008-09-01

Applicant: 삼성전자주식회사

Inventor： 이시형 ,  최시영 ,  신유균 ,  남갑진 ,  강대근 ,  장경호 ,  황희돈 ,  민지영

IPC: H01L21/336

CPC classification number: H01L27/10876 ,  H01L21/32134 ,  H01L21/823412 ,  H01L21/823437 ,  H01L21/823468

Abstract: PURPOSE: A method for manufacturing a semiconductor device including a recessed channel is provided to prevent a bridge between metal nitride and poly-silicon from generating by selectively etching a lower conductive layer. CONSTITUTION: A gate oxide layer(114) is conformally formed on a semiconductor substrate in which a trench(112a) is formed. A gate structure including the stacked structure of a lower conductive layer pattern(116a), a poly-silicon layer pattern(118a), an upper conductive layer pattern(126a) and a mask is formed. A capping layer is formed on the gate structure and the substrate. A capping layer spacer is formed on the sidewall of the gate structure. Impurities are implanted to the substrate to form a source/drain using the capping layer spacer and the gate structure as a ion-implantation mask.

Abstract translation: 目的：提供一种制造包括凹陷通道的半导体器件的方法，以通过选择性地蚀刻下导电层来防止金属氮化物和多晶硅之间的桥接产生。 构成：在形成有沟槽（112a）的半导体衬底上共形地形成栅氧化层（114）。 形成包括下导电层图案（116a），多晶硅层图案（118a），上导电层图案（126a）和掩模的层叠结构的栅极结构。 在栅极结构和衬底上形成覆盖层。 在栅极结构的侧壁上形成覆盖层间隔物。 将杂质植入衬底中以形成源极/漏极，使用覆盖层间隔物和栅极结构作为离子注入掩模。

公开(公告)号：KR1020080107800A

公开(公告)日：2008-12-11

申请号：KR1020070056045

申请日：2007-06-08

Applicant: 삼성전자주식회사

Inventor： 현상진 ,  최시영 ,  전인상 ,  남갑진 ,  강상범 ,  홍석훈

IPC: H01L29/78 ,  H01L21/336

CPC classification number: H01L21/823857 ,  H01L21/28202 ,  H01L21/31155 ,  H01L29/513 ,  H01L29/518

Abstract: A manufacturing method of the semiconductor device is provided to increase the electrical characteristic by making the thickness of NMOS region of gate insulating layer thicker than that of PMOS region. A manufacturing method of the semiconductor device comprises the following steps: the step for preparing the semiconductor substrate(110) in which the first area(A) and the second area(B) are defined; the step for selectively injecting the fluorine into the first area; the step for forming the first gate insulating layers(150a,150b) comprised of the oxynitride film which are formed on the first area and the second area and has the first thickness and the second thickness respectively; the step for forming the second gate insulating layers(160a,160b) on the first gate insulating layer; the step for forming the gate electrode patterns(180a,180b) on the second gate insulating layer. The first thickness is smaller than the second thickness.

Abstract translation: 提供半导体器件的制造方法，以使栅极绝缘层的NMOS区域的厚度比PMOS区域厚。 半导体器件的制造方法包括以下步骤：制备其中限定了第一区域（A）和第二区域（B）的半导体衬底（110）的步骤; 选择性地将氟注入到第一区域中的步骤; 用于形成由形成在第一区域和第二区域上并具有第一厚度和第二厚度的氧氮化物膜构成的第一栅极绝缘层（150a，150b）的步骤; 在第一栅极绝缘层上形成第二栅极绝缘层（160a，160b）的步骤; 用于在第二栅极绝缘层上形成栅电极图案（180a，180b）的步骤。 第一厚度小于第二厚度。

公开(公告)号：KR100759845B1

公开(公告)日：2007-09-18

申请号：KR1020060087259

申请日：2006-09-11

Applicant: 삼성전자주식회사

Inventor： 홍석훈 ,  이명범 ,  남갑진

IPC: H01L21/8247 ,  H01L27/115

CPC classification number: H01L29/792 ,  H01L29/66833 ,  H01L29/7923 ,  H01L21/28282

Abstract: A nonvolatile memory device and its manufacturing method are provided to reduce an erase time of the device by decreasing back tunneling of electrons through a blocking layer using a buffer layer capable of preventing the variation of a work function in a conductive layer due to a heat treatment. A tunnel insulating pattern(134) is formed on a channel region of a substrate(100). A charge trapping pattern(132) is formed on the tunnel insulating pattern to trap electrons from the channel region. A blocking pattern(130) is formed on the charge trapping pattern. A conductive pattern containing a metal is formed on the blocking pattern. A barrier pattern(116) is formed on the conductive pattern to prevent the variation of a work function of the conductive pattern.

Abstract translation: 提供了一种非易失性存储器件及其制造方法，通过使用能够防止由于热处理导致的导电层中的功函数变化的缓冲层，减少电子穿过阻挡层的隧穿，从而减少器件的擦除时间 。 隧道绝缘图案（134）形成在衬底（100）的沟道区上。 在隧道绝缘图案上形成电荷捕获图案（132）以从沟道区域捕获电子。 在电荷俘获图案上形成阻挡图案（130）。 在阻挡图案上形成包含金属的导电图案。 在导电图案上形成阻挡图案（116），以防止导电图案的功函数的变化。

公开(公告)号：KR100688499B1

公开(公告)日：2007-03-02

申请号：KR1020040067433

申请日：2004-08-26

Applicant: 삼성전자주식회사

Inventor： 최재형 ,  정정희 ,  유차영 ,  김영선 ,  박영근 ,  남갑진 ,  김성태 ,  오세훈 ,  정은애 ,  최한메 ,  이승환 ,  최정식

IPC: H01L27/04

CPC classification number: H01L29/92 ,  H01L27/10852 ,  H01L28/40

Abstract: 유전막의 결정화로 인한 누설 전류를 방지할 수 있는 MIM 캐패시터 및 그 제조방법을 개시한다. 개시된 본 발명의 MIM 캐패시터는, 금속 물질로 된 하부 전극, 상기 하부 전극 상에 형성되는 유전막, 상기 유전막 상부에 형성되는 금속 물질로 된 상부 전극을 포함한다. 상기 유전막은 그 내부에 상기 유전막과 상이한 물질로 된 결정화 방지막을 포함한다.
결정화 방지막, ALD, 하프늄 산화막, 알루미늄 산화막, 티타늄 질화막, 누설 전류

公开(公告)号：KR100647472B1

公开(公告)日：2006-11-23

申请号：KR1020050112306

申请日：2005-11-23

Applicant: 삼성전자주식회사

Inventor： 이명범 ,  남갑진 ,  오오츠카푸미오 ,  아카사카야스시 ,  타무라야수유키

IPC: H01L21/336 ,  H01L29/78

公开(公告)号：KR100623177B1

公开(公告)日：2006-09-13

申请号：KR1020050006547

申请日：2005-01-25

Applicant: 삼성전자주식회사

Inventor： 이종철 ,  김성태 ,  김영선 ,  유차영 ,  박영근 ,  여재현 ,  김윤석 ,  임하진 ,  최재형 ,  남갑진

IPC: H01L21/8247

CPC classification number: H01L21/022 ,  H01L21/02142 ,  H01L21/02156 ,  H01L21/02175 ,  H01L21/28273 ,  H01L21/3141 ,  H01L21/31604 ,  H01L21/31637 ,  H01L21/31641 ,  H01L21/31645 ,  H01L27/11502 ,  H01L27/11521

Abstract: 높은 유전율을 갖는 유전체 구조물 및 이를 포함하는 불휘발성 반도체 메모리 장치가 개시된다. 기판 상에 터널 산화막 패턴을 형성한 후, 터널 산화막 패턴 상에 플로팅 게이트를 형성한다. 플로팅 게이트 상에 금속 실리콘 산화물로 이루어진 제1 유전층 패턴 및 금속 실리콘 산질화물로 이루어진 제2 유전층 패턴을 포함하는 유전체 구조물을 형성한 다음, 유전체 구조물 상에 컨트롤 게이트를 형성한다. 유전체 구조물이 적어도 하나의 금속 실리콘 산화물층 및 금속 실리콘 산질화물층을 구비하기 때문에, 상기 유전체 구조물은 높은 유전율을 가지면서도 열처리 공정 동안 거의 손상을 입지 않는 우수한 내열성을 가지며, 이러한 유전체 구조물을 구비하는 불휘발성 반도체 메모리 장치는 높은 캐패시턴스 및 낮은 누설 전류 등의 우수한 전기적 특성을 가진다.

公开(公告)号：KR1020060070007A

公开(公告)日：2006-06-23

申请号：KR1020040108624

申请日：2004-12-20

Applicant: 삼성전자주식회사

Inventor： 이종철 ,  김성태 ,  김영선 ,  유차영 ,  박영근 ,  최재형 ,  여재현 ,  최한메 ,  남갑진

IPC: H01L27/115 ,  H01L21/8247

CPC classification number: H01L27/11521 ,  H01L27/115 ,  H01L29/513 ,  H01L29/7881 ,  H01L27/11531

Abstract: 향상된 유전율을 가지면서도 얇은 두께를 갖는 유전층을 구비하는 불휘발성 반도체 메모리 장치 및 그 제조 방법이 개시된다. 기판 상에 터널 산화막 패턴 및 플로팅 게이트를 순차적으로 형성한 후, 펄스 레이저 증착 공정을 이용하여 플로팅 게이트 상에 III족 전이 금속으로 도핑된 금속 산화물로 이루어진 유전층 패턴을 형성한다. 유전층 상에는 컨트롤 게이트가 형성된다. 스칸듐, 이트륨 또는 란탄과 같은 III족 전이 금속이 도핑된 금속 산화물을 사용하여 크게 향상된 유전율을 가지면서도 현저하게 감소된 두께를 갖는 유전층 패턴을 형성할 수 있다. 또한, 펄스 레이저 증착 공정으로 표면 균일도 및 치밀성이 향상된 유전층 패턴을 형성하기 때문에, 유전층 패턴으로부터 발생되는 누설 전류를 크게 감소시킬 수 있다.

公开(公告)号：KR1020050117286A

公开(公告)日：2005-12-14

申请号：KR1020040042551

申请日：2004-06-10

Applicant: 삼성전자주식회사

Inventor： 이종철 ,  임기빈 ,  김성태 ,  김영선 ,  유차영 ,  최한메 ,  남갑진

IPC: H01L21/205 ,  H01L21/8242

CPC classification number: H01L21/0228 ,  C23C16/45531 ,  C23C16/4554 ,  C23C16/45553 ,  C23C16/515 ,  H01L21/02274 ,  H01L21/3141 ,  H01L21/31604 ,  H01L21/31616 ,  H01L21/31691 ,  H01L28/40 ,  H01L28/65

Abstract: In a method of forming a layer using an atomic layer deposition process, after a substrate is loaded into a chamber, a reactant is provided onto the substrate to form a preliminary layer. Atoms in the preliminary layer are partially removed from the preliminary layer using plasma formed from an inert gas such as an argon gas, a xenon gas or a krypton gas, or an inactive gas such as an oxygen gas, a nitrogen gas or a nitrous oxide gas to form a desired layer. Processes for forming the desired layer may be simplified. A highly integrated semiconductor device having improved reliability may be economically manufactured so that time and costs required for the manufacturing of the semiconductor device may be reduced.

公开(公告)号：KR100532409B1

公开(公告)日：2005-11-30

申请号：KR1020010049036

申请日：2001-08-14

Applicant: 삼성전자주식회사

Inventor： 임재순 ,  이승환 ,  최한메 ,  이윤정 ,  남갑진 ,  박기연 ,  김영선 ,  김성태

IPC: H01L27/04

CPC classification number: H01L28/55

Abstract: 본 발명의 반도체 소자의 커패시터 형성 방법에 의하면, 먼저 반도체 기판 위에 하부 전극을 형성한다. 다음에 하부 전극 위에 높은 유전율을 갖는 물질막으로 이루어진 유전체막을 형성한다. 이어서 유전체막 위에 금속 질화물막으로 이루어진 상부 전극을 형성한다. 그리고 하부 전극, 유전체막 및 상부 전극이 순차적으로 형성된 구조체에 대하여 200-500℃의 온도와 산소 분위기에의 제1 열처리 공정, 및 300-700℃의 온도와 진공 상태의 제2 열처리 공정을 순차적으로 수행한다.