公开(公告)号：KR1020120061708A

公开(公告)日：2012-06-13

申请号：KR1020100125025

申请日：2010-12-08

Applicant: 한국전자통신연구원

Inventor： 김상기 ,  구진근 ,  유성욱 ,  박종문 ,  이진호 ,  나경일 ,  양일석 ,  김종대

IPC: H01L21/336 ,  H01L29/78

CPC classification number: H01L29/7801 ,  H01L29/66674

Abstract: PURPOSE: A semiconductor device and a manufacturing method thereof are provided to manufacture the semiconductor device with high reliability by forming uniform density of a second conductivity type dopant within a doping region. CONSTITUTION: A trench(121) is formed on a first conductivity type semiconductor substrate. A trench dopant containing film(130) which includes a second conductivity type dopant is formed on the bottom surface and a side wall of the trench. A doping region(132) is formed by diffusing the dopant within the trench dopant containing film to the inside the semiconductor substrate. The trench dopant containing film is eliminated.

Abstract translation: 目的：提供一种半导体器件及其制造方法，以通过在掺杂区域内形成均匀的第二导电型掺杂剂的密度来制造具有高可靠性的半导体器件。 构成：在第一导电型半导体衬底上形成沟槽（121）。 在沟槽的底表面和侧壁上形成包括第二导电型掺杂剂的含沟槽掺杂剂的膜（130）。 掺杂区域（132）通过将沟槽掺杂剂膜内的掺杂剂扩散到半导体衬底的内部而形成。 消除了含沟槽掺杂剂的膜。

公开(公告)号：KR101087141B1

公开(公告)日：2011-11-25

申请号：KR1020080131603

申请日：2008-12-22

Applicant: 한국전자통신연구원

Inventor： 우종창 ,  김용구 ,  김상기 ,  박종문 ,  박건식 ,  구진근 ,  강진영

IPC: H01L21/3065 ,  H01L21/687

Abstract: 본 발명은 디척킹 능력을 증강시키고 디척킹 불량의 발생을 방지할 수 있는 플라즈마 처리 장치에서의 기판 디척킹 방법을 제공한다. 본 발명에 따른 기판 디척킹 방법은, 정전압의 척킹 전압에 의해 정전척 상에 유지된 기판에 대한 플라즈마 처리 완료후, 플라즈마 발생을 중단시키고, 상기 정전척에 제1 역전압을 인가하는 단계; 상기 정전척에의 상기 제1 역전압 인가를 중단시키는 중간 턴오프 단계; 상기 중간 턴오프 단계 후, 상기 정전척에 상기 제1 역전압보다 작은 크기의 제2 역전압을 인가하는 단계; 및 상기 정전척에의 상기 제2 역전압 인가를 중단시키고 상기 기판을 접지시키는 접지 단계;를 포함한다.
플라즈마 식각, 디척킹, 리프트 핀

公开(公告)号：KR1020100065766A

公开(公告)日：2010-06-17

申请号：KR1020080124277

申请日：2008-12-08

Applicant: 한국전자통신연구원

Inventor： 박종문 ,  박건식 ,  유성욱 ,  윤용선 ,  김상기 ,  강승열 ,  구진근 ,  김보우 ,  강진영

IPC: H01L29/786

CPC classification number: H01L51/0021 ,  H01L51/0545 ,  H01L51/105

Abstract: PURPOSE: A method of manufacturing an organic thin-film transistor by self alignment is provided to improve device performance and production yield by preventing the misalignment between a gate and a source-drain electrode. CONSTITUTION: A sensitive film and a photo-bleaching film are laminated on a gate insulating layer. The sensitive film(104a) at a field region is selectively exposed through an exposure process. The photo-bleaching film(105) is removed, and the sensitive film on the gate electrode and the sensitized filed region has inverse pattern. And then, the exposure process over the whole region is performed, and the sensitive film of the source and drain region which has no inverse pattern is sensitized.

Abstract translation: 目的：提供通过自对准制造有机薄膜晶体管的方法，以通过防止栅极和源极 - 漏极之间的不对准来提高器件性能和生产率。 构成：在栅绝缘层上层压感光膜和光漂白膜。 场区域的敏感膜（104a）通过曝光工艺选择性曝光。 去除光漂白膜（105），栅极电极和敏化区域上的敏感膜具有反向图案。 然后，进行整个区域的曝光处理，并且没有反向图案的源极和漏极区域的敏感膜被致敏。

公开(公告)号：KR1020100063577A

公开(公告)日：2010-06-11

申请号：KR1020080122151

申请日：2008-12-03

Applicant: 한국전자통신연구원

Inventor： 김상기 ,  구진근 ,  김보우 ,  우종창 ,  강진영 ,  박건식 ,  박종문 ,  유성욱

IPC: B24B37/00 ,  B24B37/34 ,  H01L21/304

CPC classification number: B24B37/04 ,  B24B37/20 ,  B24B37/34 ,  B24B57/02

Abstract: PURPOSE: A chemical mechanical polishing apparatus is provided to improve flatness and uniformity of a CMP(Chemical Mechanical Polishing) process by smoothly letting abrasive into the center of a workpiece. CONSTITUTION: A chemical mechanical polishing apparatus(1) comprises a movable device frame(10), a workpiece polishing unit(30), and workpiece holder unit(50). The movable device frame is movably installed in an equipment base(10a). The workpiece polishing unit is rotatably installed between the device frames to grind the workpiece. The workpiece holder unit is installed on the lower part of the workpiece polishing unit. The workpiece is mounted on the workpiece holder unit.

Abstract translation: 目的：提供化学机械抛光装置，通过平滑地将研磨剂放入工件的中心来提高CMP（化学机械抛光）工艺的平整度和均匀性。 构成：化学机械抛光装置（1）包括可移动装置框架（10），工件抛光单元（30）和工件保持单元（50）。 可移动装置框架可移动地安装在设备基座（10a）中。 工件抛光单元可旋转地安装在装置框架之间以研磨工件。 工件保持单元安装在工件抛光单元的下部。 工件安装在工件支架单元上。

公开(公告)号：KR100620911B1

公开(公告)日：2006-09-13

申请号：KR1020040091710

申请日：2004-11-11

Applicant: 한국전자통신연구원

Inventor： 유성욱 ,  박종문 ,  박건식 ,  윤용선 ,  김상기 ,  배윤규 ,  임병원 ,  구진근 ,  김보우

IPC: H01L21/60

Abstract: 본 발명은 반도체 소자의 골드 범프 제조방법에 관한 것으로, 기판 상부의 소정 영역에 금속 패드를 형성한 후 상기 금속 패드의 소정 영역이 노출되도록 전체 상부에 보호층을 형성하는 단계와, 노출된 상기 금속 패드 및 상기 보호층의 상부에 소정 두께의 확산 방지층, 접착층 및 포토 레지스트층을 순차적으로 형성하는 단계와, 상기 확산 방지층의 소정 영역이 노출되도록 상기 포토 레지스트층 및 상기 접착층을 순차적으로 제거한 후 상기 결과물의 전체 상부에 씨드 금속층을 형성하는 단계와, 상기 씨드 금속층의 상부에 소정 두께의 골드 범프를 형성한 후 상기 포토 레지스트층의 일부가 노출되도록 상대적으로 두께가 얇은 부분에 형성된 골드 범프와 상기 씨드 금속층을 제거하는 단계와, 상기 접착층이 노출되도록 상기 금속 패드의 상측에 형성된 골드 범프 이외에 형성된 골드 범프, 상기 씨드 금속층 및 상기 포토 레지스트층을 제거한 후 노출된 상기 접착층과 상기 확산 방지층을 순차적으로 제거하는 단계를 포함함으로써, 포토 레지스트층의 들뜸 현상을 억제시킬 수 있으며, 노광 및 현상 과정에서 현상용액에 의한 씨드 금속층의 부식현상으로 범프의 전단강도가 약화되는 문제점을 억제할 수 있는 효과가 있다.
반도체 소자, 골드 범프, 금속 패드, 확산 방지층, 접착층, 씨드 금속층

公开(公告)号：KR1020060032448A

公开(公告)日：2006-04-17

申请号：KR1020040081397

申请日：2004-10-12

Applicant: 한국전자통신연구원

Inventor： 박종문 ,  박건식 ,  유성욱 ,  윤용선 ,  김상기 ,  배윤규 ,  임병원 ,  구진근 ,  김보우

IPC: H01L21/336

CPC classification number: H01L21/28587

Abstract: 본 발명은 티형 게이트의 제조방법에 관한 것으로, 보다 상세하게는 전자빔과 광 리소그라피 공정을 이용하여 한 종류의 감광막에서 두 종류의 형상을 형성하고, 소정 두께의 차단막을 형상반전용 상층 감광막과 하층 감광막 사이에 위치되도록 게재함으로써, 화합물 반도체 소자의 제작공정을 용이하게 할 수 있을 뿐만 아니라 제조수율의 향상 및 공정단계의 간략화에 의한 제작비용 절감 효과를 기대할 수 있는 효과가 있다.
화합물 반도체 소자, 티형 게이트, 감광막, 리소그라피

公开(公告)号：KR1020030013557A

公开(公告)日：2003-02-15

申请号：KR1020010047622

申请日：2001-08-08

Applicant: 한국전자통신연구원

Inventor： 박종문 ,  권성구 ,  유성욱 ,  박건식 ,  김보우 ,  김대용

IPC: H01L21/768

Abstract: PURPOSE: A method for fabricating a metal interconnection of a semiconductor device is provided to prevent a fine pillar-type metal pattern, by making metal layers connected by a pillar-type metal pattern, by forming the metal pattern after a process for patterning a metal layer for forming a lower metal interconnection, by having the lower metal interconnection and the metal pad made of a metal layer, and by making the lower portion of the metal pattern broader than the upper portion. CONSTITUTION: An interlayer dielectric is formed on a semiconductor substrate(301) and patterned to form a contact hole so that a predetermined portion of the substrate is exposed. A metal layer and an anti-reflective coating(ARC) are sequentially formed on the interlayer dielectric to fill the contact hole. The ARC is patterned. The metal layer in the exposed portion is etched to form a lower metal interconnection. After a photoresist layer is formed, a predetermined photoresist layer pattern is formed on the ARC. The photoresist layer is patterned to make the photoresist layer left between the lower metal interconnections. After the ARC is patterned, the metal layer in the exposed portion is etched to form the metal pattern. After a spacer(306) is formed on the sidewall of the metal pattern and the lower metal interconnection, the metal layer in the exposed portion is etched. The second interlayer dielectric(313) is formed and planarized until the surface of the metal pattern is exposed. A metal interconnection is formed on the second interlayer dielectric.

Abstract translation: 目的：提供一种用于制造半导体器件的金属互连的方法，以通过在金属图案化的工艺之后形成金属图案来通过在柱状金属图案上连接金属层来防止细柱型金属图案 通过具有由金属层制成的下金属互连和金属垫，以及通过使金属图案的下部比上部更宽而形成下金属互连的层。 构成：在半导体衬底（301）上形成层间电介质，并构图以形成接触孔，以使衬底的预定部分露出。 在层间电介质上依次形成金属层和抗反射涂层（ARC）以填充接触孔。 ARC图案化。 蚀刻暴露部分中的金属层以形成下部金属互连。 在形成光致抗蚀剂层之后，在ARC上形成预定的光致抗蚀剂层图案。 对光致抗蚀剂层进行图案化以使光致抗蚀剂层留在下部金属互连之间。 在ARC被图案化之后，暴露部分中的金属层被蚀刻以形成金属图案。 在金属图案和下金属互连的侧壁上形成间隔物（306）之后，暴露部分中的金属层被蚀刻。 第二层间电介质（313）形成并平坦化，直到金属图案的表面露出。 在第二层间电介质上形成金属互连。

公开(公告)号：KR100276435B1

公开(公告)日：2000-12-15

申请号：KR1019970071621

申请日：1997-12-22

Applicant: 한국전자통신연구원

Inventor： 윤용선 ,  백규하 ,  박종문 ,  남기수

IPC: H01L27/085

Abstract: PURPOSE: A method for manufacturing a self-aligned source/drain CMOS device is provided to improve an operating speed of a CMOS by removing a defect of a grain. CONSTITUTION: A field oxide layer(52), an isolation oxide layer(53), a polysilicon(54), and a chemical deposition oxide layer are formed on a substrate(51). A self-aligned source/drain pattern is formed by etching the chemical deposition oxide layer, the polysilicon(54), and the isolation oxide layer(53). A polysilicon or amorphous silicon is formed on a source/drain region. A nitride layer is deposited thereon. A sidewall spacer nitride layer is formed by etching the nitride layer. All parts except for the polysilicon is oxidized by using the sidewall nitride layer. A thermal oxide layer is grown and etched. A gate oxide layer is formed on the result material. A self-aligned source/drain(62) is completed by applying a polysilicon(61) thereon.

Abstract translation: 目的：提供一种用于制造自对准源极/漏极CMOS器件的方法，以通过去除晶粒缺陷来提高CMOS的工作速度。 构成：在基板（51）上形成场氧化物层（52），隔离氧化物层（53），多晶硅（54）和化学沉积氧化物层。 通过蚀刻化学沉积氧化物层，多晶硅（54）和隔离氧化物层（53）来形成自对准的源极/漏极图案。 在源极/漏极区域上形成多晶硅或非晶硅。 在其上沉积氮化物层。 通过蚀刻氮化物层形成侧壁间隔氮化物层。 除了多晶硅之外的所有部分都通过使用侧壁氮化物层而被氧化。 生长和蚀刻热氧化物层。 在结果材料上形成栅氧化层。 通过在其上施加多晶硅（61）来完成自对准源极/漏极（62）。

公开(公告)号：KR100249779B1

公开(公告)日：2000-03-15

申请号：KR1019970065703

申请日：1997-12-03

Applicant: 한국전자통신연구원

Inventor： 박종문 ,  진영모 ,  남기수 ,  윤용선 ,  백규하

IPC: H01L21/28

Abstract: 금속 배선간의 연결을 금속비아 기둥을 이용하되, 여기에 금속비아 기둥이 연속되는 공정 과정중에 쓰러지는 문제점을 보완함으로써, 소자의 수율을 향상시킬 수 있는 반도체 소자의 다층 금속 배선방법이 개시되어 있다. 본 발명은, 금속배선 회로를 정의할때, 감광막 대신 금속 비아 기둥을 지지하는 절연막을 이용하여 금속식각을 수행하는 방법을 고안함으로써, 미세형상 형성을 용이하게 할 수 있도록 하였다. 금속 배선간의 전기적인 절연은 절연막 증착, SOG 갭-채움,절연막 증착을 통하여 이루어지며, CMP 공정기술을 이용하여 비아 기둥의 최상면이 드러나는 지점을 기준으로 평탄화를 수행한 후 2차 금속배선을 형성시킨다. 이후, 2차 금속배선 이전 까지의 단계를 반복 수행함으로써, 수율이 향상되고 공정이 용이한 다층 금속배선을 형성한다.

公开(公告)号：KR100205051B1

公开(公告)日：1999-06-15

申请号：KR1019950054549

申请日：1995-12-22

Applicant: 한국전자통신연구원

Inventor： 박종문 ,  남기수 ,  구진근 ,  현영철 ,  박민

IPC: H01J1/304 ,  H01J9/02

CPC classification number: H01J9/025 ,  H01J2201/30423

Abstract: 본 발명은 필드에미션 디스플레이 소자의 제조방법에 관한 것으로 전자방출음극과 게이트 전극의 간격을 적절히 조절할 수 있으며 균일한 형상을 갖는 전자방출음극을 형성하는 방법을 포함하는 필드 에미션 디스플레이 소자의 제조방법에 관한 것이다. 상술한 본 발명의 특징은 트렌치의 측벽을 통해 노출된 게이트 전극용 막을 열산화하여 열산화막을 형성하고 전자방출음극을 정의하기 위한 식각공정시 상기 게이트 전극의 측면에 형성되어 있는 열산화막을 제거함으로써 게이트 전극과 게이트 절연막을 공간적으로 분리한다. 이러한 방법에 따르면 게이트 전극의 측면에 형성되는 열산화막을 정밀하게 제어할 수 있어 게이트 전극과 전자방출음극간의 간격을 정확하게 조절할 수 있으며, 전자방출음극의 형상을 균일화할 수 있다.