公开(公告)号：DE112013001158T5

公开(公告)日：2014-11-13

申请号：DE112013001158

申请日：2013-02-19

Applicant: IBM

Inventor： SLEIGHT JEFFREY W ,  CHANG JOSEPHINE B ,  LAUER ISAAC ,  NARASIMHA SHREESH

IPC: H01L29/78 ,  H01L21/336

Abstract: Es werden nichtplanare Halbleitereinheiten bereitgestellt, welche mindestens einen Halbleiter-Nanodraht 18'' umfassen, der über einer Halbleiteroxidschicht (26) aufgehängt ist, die auf einem ersten Abschnitt (100) eines massiven Halbleitersubstrats vorhanden ist. Ein Endsegment des mindestens einen Halbleiter-Nanodrahts ist an einer ersten Halbleiterkontaktzone (20A) befestigt und ein anderes Endsegment des mindestens einen Halbleiter-Nanodrahts ist an einer zweiten Halbleiterkontaktzone (20B) befestigt. Die erste und zweite Halbleiterkontaktzone sind über einem zweiten Abschnitt (102) des massiven Halbleitersubstrats angeordnet, welcher von dem ersten Abschnitt (100) vertikal versetzt ist, und stehen in direktem Kontakt mit diesem. Die Struktur umfasst ferner ein Gate (27), welches einen Mittelabschnitt (18C) des mindestens einen Halbleiter-Nanodrahts umgibt, eine Source-Zone (40, 50A), welche auf einer ersten Seite des Gates angeordnet ist, und eine Drain-Zone (40', 50B), welche auf einer zweiten Seite des Gates angeordnet ist, die der ersten Seite des Gates gegenüber liegt.

公开(公告)号：GB2497258B

公开(公告)日：2014-02-26

申请号：GB201306372

申请日：2011-08-29

Applicant: IBM

Inventor： BANGSARUNTIP SARUNYA ,  COHEN GUY ,  NARASIMHA SHREESH ,  SLEIGHT JEFFREY

IPC: H01L29/775 ,  H01L21/84 ,  H01L29/06 ,  H01L29/423 ,  H01L29/66 ,  H01L29/786

Abstract: A method for forming a nanowire field effect transistor (FET) device including forming a first silicon on insulator (SOI) pad region, a second SOI pad region, a third SOI pad region, a first SOI portion connecting the first SOI pad region to the second SOI pad region, and a second SOI portion connecting the second SOI pad region to the third SOI pad region on a substrate, patterning a first hardmask layer over the second SOI portion, forming a first suspended nanowire over the semiconductor substrate, forming a first gate structure around a portion of the first suspended nanowire, patterning a second hardmask layer over the first gate structure and the first suspended nanowire, removing the first hardmask layer, forming a second suspended nanowire over the semiconductor substrate, forming a second gate structure around a portion of the second suspended nanowire, and removing the second hardmask layer.

公开(公告)号：GB2497259A

公开(公告)日：2013-06-05

申请号：GB201306404

申请日：2011-11-10

Applicant: IBM

Inventor： JOHNSON JEFFREY B ,  NARASIMHA SHREESH ,  NAYFEH HASAN M ,  ONTALUS VIOREL C ,  ROBINSON ROBERT R

IPC: H01L21/762 ,  H01L21/84 ,  H01L27/12

Abstract: A structure, a FET, a method of making the structure and of making the FET. The structure including: a silicon layer (105; Fig. 5) on a buried oxide (BOX) layer (115) of a silicon-on-insulator substrate (100); a trench in the silicon layer extending from a top surface of the silicon layer into the silicon layer, the trench not extending to the BOX layer (160, 165, and 170), a doped region (155) in the silicon layer between and abutting the BOX layer and a bottom of the trench, the first doped region doped to a first dopant concentration; a first epitaxial layer (160), doped to a second dopant concentration, in a bottom of the trench; a second epitaxial layer (165), doped to a third dopant concentration, on the first epitaxial layer in the trench; and wherein the third dopant concentration is greater than the first and second dopant concentrations and the first dopant concentration is greater than the second dopant concentration.

公开(公告)号：GB2497258A

公开(公告)日：2013-06-05

申请号：GB201306372

申请日：2011-08-29

Applicant: IBM

Inventor： BANGSARUNTIP SARUNYA ,  COHEN GUY ,  NARASIMHA SHREESH ,  SLEIGHT JEFFREY

IPC: H01L29/775 ,  H01L21/84 ,  H01L29/06 ,  H01L29/423 ,  H01L29/66 ,  H01L29/786

Abstract: A method for forming a nanowire field effect transistor (FET) device including forming a first silicon on insulator (SOI) pad region, a second SOI pad region, a third SOI pad region, a first SOI portion connecting the first SOI pad region to the second SOI pad region, and a second SOI portion connecting the second SOI pad region to the third SOI pad region on a substrate, patterning a first hardmask layer over the second SOI portion, forming a first suspended nanowire over the semiconductor substrate, forming a first gate structure around a portion of the first suspended nanowire, patterning a second hardmask layer over the first gate structure and the first suspended nanowire, removing the first hardmask layer, forming a second suspended nanowire over the semiconductor substrate, forming a second gate structure around a portion of the second suspended nanowire, and removing the second hardmask layer.

公开(公告)号：DE112010003986T5

公开(公告)日：2013-01-10

申请号：DE112010003986

申请日：2010-08-25

Applicant: IBM

Inventor： LI YING ,  NARASIMHA SHREESH ,  RAUSCH WERNER A

IPC: H01L29/78 ,  H01L21/336 ,  H01L21/762

Abstract: Es wird eine SOI-Einheit auf einer massiven Siliciumschicht offenbart, die einen FET-Bereich, einen Körperkontaktbereich und einen STI-Bereich aufweist. Der FET-Bereich besteht aus einer SOI-Schicht ufasst eine erste STI-Schicht, die die SOI-Einheit von einer danebenliegenden SOI-Einheit trennt. Der Körperkontaktbereich umfasst eine Verlängerung der SOI-Schicht, eine zweite STI-Schicht auf der Verlängerung und einen Körperkontakt in Kontakt mit der Verlängerung. Die erste und die zweite STI-Schicht sind aneinanderliegend und weisen eine unterschiedliche Dicke auf, um einen abgestuften STI zu bilden.

公开(公告)号：GB2486601A

公开(公告)日：2012-06-20

申请号：GB201203113

申请日：2010-08-25

Applicant: IBM

Inventor： LI YING ,  NARASIMHA SHREESH ,  RAUSCH WERNER A

IPC: H01L29/66 ,  H01L21/336 ,  H01L21/84 ,  H01L27/12 ,  H01L29/78

Abstract: Disclosed is an SOI device on a bulk silicon layer which has an FET region, a body contact region and an STI region. The FET region is made of an SOI layer and an overlying gate. The STI region includes a first STI layer separating the SOI device from an adjacent SOI device. The body contact region includes an extension of the SOI layer, a second STI layer on the extension and a body contact in contact with the extension. The first and second STI layers are contiguous and of different thicknesses so as to form a split level STI.

公开(公告)号：DE112010003986B4

公开(公告)日：2015-07-02

申请号：DE112010003986

申请日：2010-08-25

Applicant: IBM

Inventor： LI YING ,  NARASIMHA SHREESH ,  RAUSCH WERNER A

IPC: H01L29/78 ,  H01L21/336 ,  H01L21/762 ,  H01L21/84 ,  H01L29/786

Abstract: SOI-Einheit, die Folgendes umfasst: einen FET-Bereich (22), der ein Gate (58) eines FET Transistors auf einer SOI-Schicht (34) umfasst; einen STI-Bereich, der eine erste STI-Schicht (STI-1) aufweist, die die SOI-Einheit von einer danebenliegenden SOI-Einheit trennt, wobei die erste STI-Schicht eine erste Dicke aufweist; einen Körperkontaktbereich (24) zwischen dem FET-Bereich und dem STI-Bereich, wobei der Körperkontaktbereich eine Verlängerung (35) der SOI-Schicht aufweist sowie eine darüberliegende zweite STI-Schicht (STI-2), die eine zweite Dicke aufweist, wobei die SOI-Schicht und die SOI-Verlängerung eine tiefe Wannendotierung aufweisen, um einen Widerstand der SOI-Schicht und der SOI-Verlängerung zu verringern, wobei eine Dicke der SOI-Verlängerung geringer ist als eine Dicke der SOI-Schicht, wobei eine Konzentration der Dotierung in der SOI-Verlängerung so maximiert ist, dass sie eine Schwellenspannung des FET Transistors nicht beeinträchtigt, wobei im Falle dessen, dass der FET Transistor ein n-Kanal-FET Transistor ist, die Dotierung einen p-Typ aufwiest, und im Falle dessen, dass der FET Transistor ein p-Kanal-FET Transistor ist, die Dotierung einen n-Typ aufwiest; und einen Körperkontakt (67) in Kontakt mit der SOI-Verlängerung; wobei sich die erste Dicke von der zweiten Dicke unterscheidet und die erste und zweite STI-Schicht einen abgestuften STI bilden.

公开(公告)号：DE112012004134T5

公开(公告)日：2014-06-26

申请号：DE112012004134

申请日：2012-10-26

Applicant: IBM

Inventor： BRODSKY MARY JANE ,  CAI MING ,  GUO DECHAO ,  HENSON WILLIAM K ,  NARASIMHA SHREESH ,  LIANG YUE ,  SONG LIYANG ,  WANG YANFENG ,  YEH CHUN-CHEN

IPC: H01L29/786

Abstract: Eine Struktur beinhaltet ein Substrat; einen Transistor, der über dem Substrat angeordnet ist, wobei der Transistor eine Finne aufweist, die aus Silicium besteht, das mit Kohlenstoff implantiert ist; und eine Schicht eines Gate-Dielektrikums und eine Schicht eines Gate-Metalls, die über einem Abschnitt der Finne liegen, der einen Kanal des Transistors definiert. In der Struktur wird eine Kohlenstoffkonzentration innerhalb der Finne so gewählt, dass eine gewünschte Schwellenspannung des Transistors erreicht wird. Darüber hinaus werden Verfahren zum Fertigen eines FinFET-Transistors offenbart. Zudem wird ein planarer Transistor mit einer mit Kohlenstoff implantierten Wanne offenbart, wobei die Kohlenstoffkonzentration innerhalb der Wanne so gewählt wird, dass eine gewünschte Schwellenspannung des Transistors erreicht wird.

公开(公告)号：GB2497259B

公开(公告)日：2013-12-11

申请号：GB201306404

申请日：2011-11-10

Applicant: IBM

Inventor： JOHNSON JEFFREY B ,  NARASIMHA SHREESH ,  NAYFEH HASAN M ,  ONTALUS VIOREL C ,  ROBINSON ROBERT R

IPC: H01L21/762 ,  H01L21/84 ,  H01L27/12