公开(公告)号：WO2014172159A8

公开(公告)日：2014-11-13

申请号：PCT/US2014033477

申请日：2014-04-09

Applicant: IBM ,  ST MICROELECTRONICS INC ,  COMMISSARIAT ENERGIE ATOMIQUE

Inventor： CHENG KANGGUO ,  DORIS BRUCE B ,  GRENOUILLET LAURENT ,  KHAKIFIROOZ ALI ,  LE TIEC YANNICK ,  LIU QING ,  VINET MAUD

IPC: H01L21/761 ,  H01L29/06

CPC classification number: H01L21/2253 ,  H01L21/761 ,  H01L21/7624 ,  H01L21/76243 ,  H01L21/76283 ,  H01L21/84 ,  H01L27/1203 ,  H01L29/0684 ,  H01L29/66477 ,  H01L29/66772 ,  H01L29/78612 ,  H01L29/78648

Abstract: Methods for semiconductor fabrication include forming (304) a well in a semiconductor substrate. A pocket is formed (306) within the well, the pocket having an opposite doping polarity as the well to provide a p-n junction between the well and the pocket. Defects are created (310) at the p-n junction such that a leakage resistance of the p-n junction is decreased.

Abstract translation: 用于半导体制造的方法包括在半导体衬底中形成（304）阱。 在阱内形成口袋（306），该口袋具有与阱相反的掺杂极性，以在阱和口袋之间提供p-n结。 在p-n结处产生缺陷（310），使得p-n结的漏电阻降低。

公开(公告)号：WO2013002902A3

公开(公告)日：2013-04-25

申请号：PCT/US2012037919

申请日：2012-05-15

Applicant: IBM ,  HARAN BALASUBRAMANIAN ,  CHENG KANGGUO ,  PONOTH SHOM ,  STANDAERT THEODORUS E ,  YAMASHITA TENKO

Inventor： HARAN BALASUBRAMANIAN ,  CHENG KANGGUO ,  PONOTH SHOM ,  STANDAERT THEODORUS E ,  YAMASHITA TENKO

IPC: H01L21/336 ,  H01L21/8238 ,  H01L29/78

CPC classification number: H01L21/84 ,  H01L21/22 ,  H01L21/823807 ,  H01L21/823814 ,  H01L21/823828 ,  H01L21/823878 ,  H01L27/1203 ,  H01L29/517 ,  H01L29/518 ,  H01L29/66545

Abstract: In one embodiment a method is provided that includes providing a structure including a semiconductor substrate (12) having at least one device region (14) located therein, and a doped semiconductor layer located on an upper surface of the semiconductor substrate in the at least one device region. After providing the structure, a sacrificial gate region (28) having a spacer (34) located on sidewalls thereof is formed on an upper surface of the doped semiconductor layer. A planarizing dielectric material (36) is then formed and the sacrificial gate region (28) is removed to form an opening (38) that exposes a portion of the doped semiconductor layer. The opening is extended to an upper surface of the semiconductor substrate (20) and then an anneal is performed that causes outdiffusion of dopant from remaining portions of the doped semiconductor layer forming a source region (40) and a drain region (42) in portions of the semiconductor substrate that are located beneath the remaining portions of the doped semiconductor layer. A high k gate dielectric (46) and a metal gate (48) are then formed into the extended opening.

Abstract translation: 在一个实施例中，提供了一种方法，其包括提供包括具有位于其中的至少一个器件区域（14）的半导体衬底（12）的结构，以及位于所述至少一个中的所述半导体衬底的上表面上的掺杂半导体层 设备区域。 在提供结构之后，在掺杂半导体层的上表面上形成具有位于其侧壁上的间隔物（34）的牺牲栅极区域（28）。 然后形成平坦化电介质材料（36），去除牺牲栅极区域（28）以形成露出掺杂半导体层的一部分的开口（38）。 开口延伸到半导体衬底（20）的上表面，然后执行退火，其导致部分地形成源区（40）和漏区（42）的掺杂半导体层的剩余部分的扩散扩散 位于掺杂半导体层的剩余部分下方的半导体衬底。 然后，将高k栅极电介质（46）和金属栅极（48）形成为延伸的开口。

公开(公告)号：WO2006055357A2

公开(公告)日：2006-05-26

申请号：PCT/US2005040524

申请日：2005-11-09

Applicant: IBM ,  CHENG KANGGUO ,  RADENS CARL J

Inventor： CHENG KANGGUO ,  RADENS CARL J

IPC: H01L21/20

CPC classification number: H01L21/823807 ,  H01L21/823878 ,  H01L21/84 ,  H01L27/0629 ,  H01L27/1087 ,  H01L27/10894 ,  H01L27/1203 ,  H01L27/1207

Abstract: Methods of forming a deep trench capacitor memory device and logic devices on a single chip with hybrid surface orientation. The methods allow for fabrication of a system-on-chip (SoC) with enhanced performance including n-type complementary metal oxide semiconductor (CMOS) device SOI arrays and logic transistors on (100) surface orientation silicon, and p-type CMOS logic transistors on (110) surface orientation silicon. In addition, the method fabricates a silicon substrate trench capacitor within a hybrid surface orientation SOI and bulk substrate. Cost-savings is realized in that the array mask open and patterning for silicon epitaxial growth is accomplished in the same step and with the same mask.

Abstract translation: 在具有混合表面取向的单个芯片上形成深沟槽电容器存储器件和逻辑器件的方法。 该方法允许制造具有增强性能的片上系统（SoC），包括在（100）表面取向硅上的n型互补金属氧化物半导体（CMOS）器件SOI阵列和逻辑晶体管以及p型CMOS逻辑晶体管 on（110）表面取向硅。 此外，该方法在混合表面取向SOI和体基板内制造硅衬底沟槽电容器。 实现节省成本，其中阵列掩模开放和用于硅外延生长的图案化在相同的步骤和相同的掩模中完成。

公开(公告)号：DE112022004257T5

公开(公告)日：2024-06-20

申请号：DE112022004257

申请日：2022-11-28

Applicant: IBM

Inventor： YU LAN ,  CHENG KANGGUO ,  WU HENG ,  ZHANG CHEN

IPC: H01L21/8234 ,  H01L21/336 ,  H01L21/8238 ,  H01L27/088 ,  H01L27/092 ,  H01L29/78

Abstract: Ausführungsformen der vorliegenden Erfindung beziehen sich auf Verfahren und resultierende Strukturen für Nanoblatteinheiten mit defektfreien Kanälen. Bei einer nichtbeschränkenden Ausführungsform der Erfindung wird ein Nanoblattstapel über einem Substrat ausgebildet. Der Nanoblattstapel enthält abwechselnde erste Opferschichten und zweite Opferschichten. Eine Schicht der ersten Opferschichten weist eine größere Dicke als die übrigen ersten Opferschichten auf. Die ersten Opferschichten werden entfernt, und Halbleiterschichten werden auf Flächen der zweiten Opferschichten ausgebildet. Die Halbleiterschichten enthalten einen ersten Satz und einen zweiten Satz von Halbleiterschichten. Die zweiten Opferschichten werden entfernt, und ein Isolationsdielektrikum wird zwischen dem ersten Satz und dem zweiten Satz von Halbleiterschichten ausgebildet.

公开(公告)号：DE112020005273T5

公开(公告)日：2022-08-18

申请号：DE112020005273

申请日：2020-12-23

Applicant: IBM

Inventor： XIE RUILONG ,  CHENG KANGGUO ,  FROUGIER JULIEN

IPC: H01L21/28 ,  H01L21/336 ,  H01L29/78

Abstract: Es werden eine Halbleiterstruktur und ein Verfahren zum Bilden einer Halbleiterstruktur mit einer selbstausgerichteten dielektrischen Säule zum Verringern einer parasitären Grabensilicid-Gate-Kapazität bereitgestellt. Über einem Substrat (204) wird ein Nanosheet-Stapel (206) gebildet. In Nachbarschaft zu dem Nanosheet-Stapel (206) und auf einer Zone einer flachen Grabenisolierung (212) des Substrats (204) wird eine dielektrische Säule (402) angeordnet. Der Nanosheet-Stapel (206) wird ausgespart, um eine Fläche der Zone der flachen Grabenisolierung (212) freizulegen, und auf der freigelegten Fläche der Zone der flachen Grabenisolierung (212) wird eine Source- oder Drain-Zone (S/D-Zone) (602) gebildet. Es wird ein Kontaktgraben (802) gebildet, welcher eine Fläche der S/D-Zone (602) und eine Fläche der dielektrischen Säule (402) frei legt.

公开(公告)号：DE112020000199T5

公开(公告)日：2021-08-19

申请号：DE112020000199

申请日：2020-02-24

Applicant: IBM

Inventor： XIE RUILONG ,  FROUGIER JULIEN ,  PARK CHANRO ,  NOWAK EDWARD ,  QI YI ,  CHENG KANGGUO ,  LOUBET NICOLAS

IPC: H01L21/336 ,  H01L29/78 ,  H01L29/786

Abstract: Eine Technik zum Bereitstellen einer neuen Feldeffekttransistor(FET)-Architektur, welche eine zentrale Finnenzone und eine oder mehrere vertikal gestapelte Nanoschichten umfasst. Es wird eine nicht-planare Kanalzone gebildet, welche eine erste Halbleiterschicht (208), eine zweite Halbleiterschicht (206) und eine finnenförmige Brückenschicht zwischen der ersten Halbleiterschicht (208) und der zweiten Halbleiterschicht (206) aufweist. Das Bilden der nicht-planaren Kanalzone kann ein Bilden eines Nanoschichtstapels über einem Substrat (204), ein Bilden eines Grabens (502) durch Entfernen eines Abschnitts des Nanoschichtstapels und ein Bilden einer dritten Halbleiterschicht (602) in dem Graben (502) umfassen. Äußere Flächen der ersten Halbleiterschicht (208), der zweiten Halbleiterschicht (206) und der finnenförmigen Brückenzone definieren eine effektive Kanalbreite der nicht-planaren Kanalzone.

公开(公告)号：FR3088482A1

公开(公告)日：2020-05-15

申请号：FR1860317

申请日：2018-11-08

Applicant: COMMISSARIAT ENERGIE ATOMIQUE ,  IBM

Inventor： REBOH SHAY ,  COQUAND REMI ,  CHAO ROBIN ,  CHENG KANGGUO ,  LOUBET NICOLAS

IPC: H01L21/8232 ,  H01L21/8258 ,  H01L21/84 ,  H01L29/78

Abstract: Réalisation d'un transistor à structure de canal contrainte comprenant,: a) prévoir un empilement comportant une alternance de premiers barreaux de deuxièmes barreaux semi-conducteurs, b) réaliser une grille factice, c) former des espaceurs isolants (23a, 23b), d) réaliser des blocs (47a, 47b) de mise en contrainte de part et d'autre et contre les espaceurs isolants de manière exercer une contrainte en tension ou en compression sur les espaceurs isolants (23a, 23b), puis, e) retirer la grille factice de sorte à libérer une ouverture entre les espaceurs isolants (23a, 23b), f) former dans ladite ouverture une grille de remplacement.

公开(公告)号：DE112018000636T5

公开(公告)日：2019-11-14

申请号：DE112018000636

申请日：2018-04-11

Applicant: IBM

Inventor： MIAO XIN ,  CHENG KANGGUO ,  ZHANG CHEN ,  XU WENYU ,  OLDIGES PHILIP JOSEPH

IPC: H01L21/336

Abstract: Ein Verfahren zur Verringerung der parasitären Kapazität einer Halbleiterstruktur umfasst Bilden einer Finnenstruktur über einem Substrat, Bilden einer ersten Source/Drain-Zone zwischen der Finnenstruktur und dem Substrat, Bilden erster Abstandhalter in Nachbarschaft zu der Finnenstruktur, Bilden zweiter Abstandhalter in Nachbarschaft zu der ersten Source/Drain-Zone und Aussparen der ersten Source/Drain-Zone in frei liegenden Bereichen. Das Verfahren umfasst ferner Bilden einer Zone einer flachen Grabenisolierung (STI) innerhalb der frei liegenden Bereiche der ausgesparten ersten Source/Drain-Zone, Abscheiden eines unteren Abstandhalters über der STI-Zone, Bilden eines Metall-Gate-Stapels über dem unteren Abstandhalter, Abscheiden eines oberen Abstandhalters über dem Metall-Gate-Stapel, Schneiden des Metall-Gate-Stapels, Bilden einer zweiten Source/Drain-Zone über der Finnenstruktur und Bilden von Kontakten, so dass sich die STI-Zone über eine Länge zwischen dem Metall-Gate-Stapel und der ersten Source/Drain-Zone erstreckt.

公开(公告)号：DE112012001220B4

公开(公告)日：2016-12-22

申请号：DE112012001220

申请日：2012-01-16

Applicant: IBM

Inventor： KHAKIFIROOZ ALI ,  HAENSCH WILFRIED E ,  HARAN BALASUBRAMANIAN S ,  CHENG KANGGUO ,  DORIS BRUCE B ,  KULKARNI PRANITA

IPC: H01L21/28 ,  H01L21/336 ,  H01L21/8244 ,  H01L27/11 ,  H01L29/78

Abstract: Halbleiterstruktur, die eine Vielzahl von parallelen, ein leitfähiges Material beinhaltenden Strukturen aufweist, die parallele Seitenwände aufweisen und sich auf einem Halbleitersubstrat 8 befinden und ein konstantes Rastermaß in einer horizontalen Richtung senkrecht zu den parallelen Seitenwänden aufweisen, wobei: eine der Vielzahl von parallelen, ein leitfähiges Material beinhaltenden Strukturen (76, 80, 36, 38, 73) ein U-förmiges Gate-Dielektrikum 80 und einen metallischen Gate-Leiter-Elektroden-Anteil 76 beinhaltet, der ein metallisches Material aufweist; und eine weitere der Vielzahl von parallelen, ein leitfähiges Material beinhaltenden Strukturen eine Kontakt-Durchkontakt-Struktur 73 beinhaltet, die das metallische Material aufweist und mit einem von einem Source-Bereich und einem Drain-Bereich 34 eines Transistors leitfähig verbunden ist, der sich auf dem Halbleitersubstrat befindet; und ein Abstand zwischen einer Außenwand des U-förmigen Gate-Dielektrikums und einer Seitenwand der Kontakt-Durchkontakt-Struktur gleich dem konstanten Rastermaß ist.

公开(公告)号：GB2511247B

公开(公告)日：2015-02-18

申请号：GB201410067

申请日：2012-08-07

Applicant: IBM

Inventor： CHENG KANGGUO ,  ADAM THOMAS N ,  KHAKIFIROOZ ALI ,  REZNICEK ALEXANDER

IPC: H01L29/94 ,  H01L21/84 ,  H01L27/12 ,  H01L29/861