公开(公告)号：DE10247007B3

公开(公告)日：2004-06-24

申请号：DE10247007

申请日：2002-10-09

Applicant: INFINEON TECHNOLOGIES AG

Inventor： ROESNER WOLFGANG ,  HOFMANN FRANZ ,  LANDGRAF ERHARD ,  KRETZ JOHANNES ,  DREESKORNFELD LARS

IPC: H01L21/336 ,  H01L21/84 ,  H01L27/12 ,  H01L29/786 ,  H01L29/78

Abstract: Semiconductor device comprises a substrate (SUB), an insulating layer (BOX) arranged on the substrate, and a first transistor (10) and a second transistor (20) each having a channel region (30-1, 30-2) extending between a source connection and a drain connection. Each channel region is formed in a bar made from a semiconductor material arranged on the upper surface of the insulating layer. The first transistor is a double gate bar transistor with a double gate electrode (34-1) arranged on opposite-lying bar side surfaces (32) and has a bar width between the bar side surfaces so that a bar section lying between the electrode can be completely depleted. An Independent claim is also included for a process for the production of the semiconductor device.

公开(公告)号：DE10250829A1

公开(公告)日：2004-05-19

申请号：DE10250829

申请日：2002-10-31

Applicant: INFINEON TECHNOLOGIES AG

Inventor： LUYKEN R JOHANNES ,  SPECHT MICHAEL ,  LANDGRAF ERHARD ,  SCHULZ THOMAS ,  ROESNER WOLFGANG ,  GRAHAM ANDREW

IPC: G11C13/02 ,  H01L21/28 ,  H01L21/336 ,  H01L21/8246 ,  H01L21/8247 ,  H01L21/84 ,  H01L27/115 ,  H01L27/12 ,  H01L27/28 ,  H01L29/788 ,  H01L29/792 ,  H01L51/00 ,  H01L51/30

Abstract: A nonvolatile memory cell, memory cell arrangement, and method for production of a nonvolatile memory cell is disclosed. The nonvolatile memory cell includes a vertical field-effect transistor (FET). The FET contains a nanoelement arranged as a channel region and an electrically insulating layer. The electrically insulating layer at least partially surrounds the nanoelement and acts as a charge storage layer and as a gate-insulating layer. The electrically insulating layer is arranged such that electrical charge carriers may be selectively introduced into or removed from the electrically insulating layer and the electrical conductivity characteristics of the nanoelement may be influenced by the electrical charge carriers introduced into the electrically insulating layer.

公开(公告)号：AU2003258649A1

公开(公告)日：2004-03-29

申请号：AU2003258649

申请日：2003-08-21

Applicant: INFINEON TECHNOLOGIES AG

Inventor： HOFMANN FRANZ ,  LANDGRAF ERHARD ,  LUYKEN RICHARD JOHANNES ,  ROSNER WOLFGANG ,  SPECHT MICHAEL

IPC: G11C16/04 ,  H01L21/28 ,  H01L21/336 ,  H01L21/8246 ,  H01L21/8247 ,  H01L21/84 ,  H01L27/115 ,  H01L27/12 ,  H01L29/786 ,  H01L29/788 ,  H01L29/792 ,  H01R11/22 ,  H01R13/62

Abstract: Semiconductor memory having memory cells, each including first and second conductively-doped contact regions and a channel region arranged between the latter, formed in a web-like rib made of semiconductor material and arranged one behind the other in this sequence in the longitudinal direction of the rib. The rib has an essentially rectangular shape with an upper side of the rib and rib side faces lying opposite. A memory layer is configured for programming the memory cell, arranged on the upper side of the rib spaced apart by a first insulator layer, and projects in the normal direction of the one rib side face over one of the rib side faces so that the one rib side face and the upper side of the rib form an edge for injecting charge carriers from the channel region into the memory layer. A gate electrode is spaced apart from the one rib side face by a second insulator layer and from the memory layer by a third insulator layer, electrically insulated from the channel region, and configured to control its electrical conductivity.

公开(公告)号：DE10241173A1

公开(公告)日：2004-03-11

申请号：DE10241173

申请日：2002-09-05

Applicant: INFINEON TECHNOLOGIES AG

Inventor： SCHULZ THOMAS ,  HOFMANN FRANZ ,  SPECHT MICHAEL ,  LANDGRAF ERHARD ,  LYKEN R JOHANNES

IPC: H01L21/20 ,  H01L21/28 ,  H01L21/336 ,  H01L21/8246 ,  H01L27/10 ,  H01L27/115 ,  H01L29/73 ,  H01L29/76 ,  H01L29/792

Abstract: The invention relates to a semiconductor memory having a multiplicity of memory cells, each of the memory cells having N (e.g., four) vertical memory transistors with trapping layers. Higher contact regions are formed in higher semiconductor regions extending obliquely with respect to the rows and columns of the cell array, the gate electrode generally being led to the step side areas of the higher semiconductor region. A storage density of 1-2F 2 per bit can thus be achieved.

公开(公告)号：DE102018106560B4

公开(公告)日：2025-01-02

申请号：DE102018106560

申请日：2018-03-20

Applicant: INFINEON TECHNOLOGIES AG

Inventor： STOICESCU EMANUEL ,  BÖHM MATTHIAS ,  WEIDENAUER JANIS ,  JAHN STEFAN ,  LANDGRAF ERHARD ,  WEBER MICHAEL

IPC: H01L23/60 ,  B81B7/02 ,  B81C1/00 ,  G01L9/02 ,  H01L23/49

Abstract: Ein Drucksensorbauelement (2000), umfassend:einen Halbleiter-Die (120) des Drucksensorbauelements (2000);einen Hohlraum; undeinen Bonddraht (110) des Drucksensorbauelements (2000);wobei eine maximale vertikale Distanz (2012) zwischen einem Teil des Bonddrahts (110) und dem Halbleiter-Die (120) größer ist als eine minimale vertikale Distanz (2014) zwischen dem Halbleiter-Die (120) und einer Oberfläche eines Gels, das den Halbleiter-Die bedeckt, wobei der Hohlraum benachbart zu dem Gel angeordnet ist, das den Halbleiter-Die (120) bedeckt, wobei zumindest ein Abschnitt des Bonddrahts (110) innerhalb des Hohlraums angeordnet ist, wobei zumindest ein querender Abschnitt (CS) des Bonddrahts (110) sich über den Halbleiter-Die (120) erstreckt, und wobei eine Länge des querenden Abschnitts (CS) länger ist als die Hälfte einer Länge (SD) des Halbleiter-Dies (120).

公开(公告)号：DE102023105648A1

公开(公告)日：2024-09-12

申请号：DE102023105648

申请日：2023-03-07

Applicant: INFINEON TECHNOLOGIES AG

Inventor： LANDGRAF ERHARD ,  PREGL SEBASTIAN ,  MERBELER FABIAN

IPC: H04R17/00

Abstract: Beispiele beschreiben einen Ultraschallwandler, welcher eine Anordnung von Ultraschallwandlerelementen aufweist, wobei die Ultraschallwandlerelemente ein erstes Ultraschallwandlerelement und ein zweites Ultraschallwandlerelement umfassen, wobei das erste Ultraschallwandlerelement eine erste Membran mit einer ersten Membranversteifung und einer ersten Membranelektrode sowie eine erste Gegenelektrode aufweist, wobei das zweite Ultraschallwandlerelement eine zweite Membran mit einer zweiten Membranversteifung und einer zweiten Membranelektrode sowie eine zweite Gegenelektrode aufweist, wobei sich eine Resonanzfrequenz der ersten Membran von der Resonanzfrequenz der zweiten Membran unterscheidet.

公开(公告)号：DE102011122988B3

公开(公告)日：2022-08-11

申请号：DE102011122988

申请日：2011-12-06

Applicant: INFINEON TECHNOLOGIES AG

Inventor： LANDGRAF ERHARD ,  FEICK HENNING ,  BERTRAMS THOMAS ,  PRIBIL ANDREAS ,  DAHL CLAUS

IPC: H01L29/78 ,  H01L21/266 ,  H01L21/283 ,  H01L21/336 ,  H01L21/76 ,  H01L29/06 ,  H01L29/739

Abstract: Transistorbauelement, das aufweist:einen Halbleiterkörper (100);ein in dem Halbleiterkörper (100) angeordnetes aktives Transistorgebiet (110);ein das aktive Transistorgebiet in dem Halbleiterkörper (100) ringförmig umgebendes Isolationsgebiet (120);eine Sourcezone (11), eine Drainzone (12), eine Bodyzone (13) und eine Driftzone (14) in dem aktiven Transistorgebiet (110), wobei die Sourcezone (11) und die Drainzone (12) in lateraler Richtung des Halbleiterkörpers (100) beabstandet sind und die Bodyzone (13) zwischen der Sourcezone (11) und der Driftzone (14) und die Driftzone (14) zwischen der Bodyzone (13) und der Drainzone angeordnet ist;eine Gate- und Feldelektrode (20), wobei die Gate- und Feldelektrode (20) oberhalb des aktiven Transistorgebiets (110) angeordnet ist und gegenüber dem aktiven Transistorgebiet (100) durch eine Dielektrikumsschicht (30) isoliert ist, die im Bereich der Bodyzone (13) eine erste Dicke (d1) und im Bereich der Driftzone (14) abschnittsweise eine zweite Dicke (d2), die größer als die erste Dicke (d1) ist, aufweist, und wobei die Dielektrikumsschicht (30) einen Übergangsbereich (33) aufweist, in dem die Dicke von der ersten Dicke (d1) zu der zweiten Dicke (d2) zunimmt und in dem die Dielektrikumsschicht (30) wenigstens abschnittsweise unter einem Winkel kleiner als 90° gegenüber einer Seite (101) des Halbleiterkörper geneigt ist; undeinen Abschnitt der Driftzone (14), in dem eine effektive Dotierungskonzentration der Driftzone (14) in Richtung der Drainzone (12) kontinuierlich zunimmt oder abnimmt.

公开(公告)号：DE102018102998A1

公开(公告)日：2019-08-14

申请号：DE102018102998

申请日：2018-02-09

Applicant: INFINEON TECHNOLOGIES AG

Inventor： POPESCU-STROE VICTOR ,  CRISU CONSTANTIN ,  FAKESCH UWE ,  LANDGRAF ERHARD ,  WINKLER BERHARD ,  BOEHM MATTHIAS ,  JAHN STEFAN ,  STOICESCU EMANUEL ,  WEIDENAUER JANIS

IPC: G01D5/14 ,  G01D18/00 ,  G01L9/12

Abstract: Beispiele stellen eine Vorrichtung, ein Verfahren und ein Computerprogramm zum Vergleichen der Ausgabe von Sensorzellen in einer Anordnung von Sensorzellen in einem Bereich A bereit, umfassend einen Satz (110) von mindestens zwei Messeinheiten (10. 12). Eine Messeinheit umfasst mindestens zwei Sensorzellen (10a, 10b, 12a, 12b), wobei mindestens eine Sensorzelle von mindestens einer Messeinheit eine sensitive Sensorzelle (S1, S2) umfasst, die in Bezug auf eine Messgröße sensitiv ist. Die Sensorzellen werden miteinander vermischt. Die Vorrichtung umfasst ferner ein Mittel zum (120) Auswählen von Ausgangssignalen von Sensorzellen der Anordnung und ein Mittel zum (130) Bestimmen einer Messgröße oder zum Bestimmen einer intakten Sensorzelle durch Vergleichen von Ausgangssignalen verschiedener Messeinheiten.

公开(公告)号：DE50310119D1

公开(公告)日：2008-08-21

申请号：DE50310119

申请日：2003-08-21

Applicant: INFINEON TECHNOLOGIES AG

Inventor： HOFMANN FRANZ ,  LANDGRAF ERHARD ,  LUYKEN RICHARD JOHANNES ,  SCHULZ THOMAS ,  SPECHT MICHAEL

IPC: H01L27/115 ,  H01L21/20 ,  H01L21/28 ,  H01L21/336 ,  H01L21/8246 ,  H01L27/10 ,  H01L29/73 ,  H01L29/76 ,  H01L29/792

Abstract: The invention relates to a semiconductor memory having a multiplicity of memory cells, each of the memory cells having N (e.g., four) vertical memory transistors with trapping layers. Higher contact regions are formed in higher semiconductor regions extending obliquely with respect to the rows and columns of the cell array, the gate electrode generally being led to the step side areas of the higher semiconductor region. A storage density of 1-2F 2 per bit can thus be achieved.

公开(公告)号：DE102004032917A1

公开(公告)日：2006-01-26

申请号：DE102004032917

申请日：2004-07-07

Applicant: INFINEON TECHNOLOGIES AG

Inventor： ILICALI GUERKAN ,  LANDGRAF ERHARD ,  ROESNER WOLFGANG ,  HOFMANN FRANZ

IPC: H01L21/336 ,  H01L29/78

Abstract: In a process for producing a layer arrangement, a first layer is formed with a thickness on a first side of a substrate, which thickness is greater than a minimum thickness for epitaxial growth, a second layer is epitaxially grown on the first layer, and a third layer is formed on the second layer. Furthermore, a handling wafer is bonded to the third layer, the substrate is removed from a second side, which is the opposite side to the first side of the substrate, and the first layer is thinned in subregions from the second side, so that after the thinning the thickness of the first layer is lower than a minimum thickness for epitaxial growth.