公开(公告)号：KR1020070073390A

公开(公告)日：2007-07-10

申请号：KR1020060001224

申请日：2006-01-05

Applicant: 삼성전자주식회사

Inventor： 임동현 ,  배병재 ,  허장은 ,  남상돈 ,  유동철 ,  임지은

IPC: H01L21/205

CPC classification number: C23C16/4401 ,  C23C16/45565 ,  C23C16/45574 ,  H01L21/67017

Abstract: An apparatus for manufacturing a semiconductor device is provided to prevent particles generation by supplying purge gas at uniform pressure through a shower head of a reaction chamber. A reaction chamber(110) provides a sealed space in order to form a thin film on a semiconductor substrate by using reaction gas. A gas source(120) generates a first gas and a second gas to be supplied to the inside of the reaction chamber. A first and second supply lines(130,140) are used for supplying transferring the first and second gases. A dummy line(150) is branched from the first gas supply line and is connected to the second gas supply line. A valve(160,170) is formed at the second gas supply line connected to the dummy line in order to supply the second gas through the dummy line and the first gas supply line to the inside of the reaction chamber when the first gas is not supplied to the first and second supply lines.

Abstract translation: 提供了一种用于制造半导体器件的装置，以通过在反应室的淋浴头中以均匀的压力供应吹扫气体来防止产生颗粒。 反应室（110）提供密封空间，以便通过使用反应气体在半导体衬底上形成薄膜。 气源（120）产生要供应到反应室内部的第一气体和第二气体。 第一和第二供应管线（130,140）用于供应转移第一和第二气体。 虚线（150）从第一气体供应管线分支并连接到第二气体供应管线。 在连接到虚拟管线的第二气体供应管线处形成阀门（160,170），以便当第一气体不被供应到第二气体时，将第二气体通过虚拟管线和第一气体供应管线供应到反应室的内部 第一和第二供应线。

公开(公告)号：KR1020160070510A

公开(公告)日：2016-06-20

申请号：KR1020140177547

申请日：2014-12-10

Applicant: 삼성전자주식회사

Inventor： 윤주미 ,  노영진 ,  박광민 ,  안재영 ,  연국현 ,  유동철 ,  라중연 ,  손영선 ,  이전일 ,  임헌형

IPC: H01L27/115

CPC classification number: H01L27/11582 ,  H01L21/28273 ,  H01L21/28282 ,  H01L27/11556 ,  H01L29/513 ,  H01L29/518 ,  H01L29/7883 ,  H01L27/11521

Abstract: 반도체장치는기판, 터널절연막및 게이트패턴을포함한다. 터널절연막은기판상에적층되며, 제1 실리콘산화막, 제2 실리콘산화막, 및제1 및제2 실리콘산화막들사이에배치되며제1 및제2 실리콘산화막들보다얇은두께를갖는실리콘막을포함한다. 게이트패턴은터널절연막상에배치된다.

Abstract translation: 半导体器件包括衬底，隧道绝缘膜和栅极图案。 隧道绝缘膜堆叠在基板上，并且包括：第一氧化硅膜; 第二氧化硅膜; 以及布置在第一和第二氧化硅膜之间并且具有比第一和第二氧化硅膜更薄的厚度的硅膜。 栅极图案布置在隧道绝缘膜上。 因此，半导体器件可以减少非易失性存储器件的擦除电压和电荷损失。

公开(公告)号：KR1020160049159A

公开(公告)日：2016-05-09

申请号：KR1020140145348

申请日：2014-10-24

Applicant: 삼성전자주식회사

Inventor： 연국현 ,  안재영 ,  김비오 ,  노영진 ,  박광민 ,  유동철

IPC: H01L27/115 ,  H01L21/8247 ,  H01L29/788

CPC classification number: H01L27/11582 ,  H01L21/0214 ,  H01L21/02164 ,  H01L21/0217 ,  H01L21/28273 ,  H01L21/28282 ,  H01L27/11556 ,  H01L29/511 ,  H01L29/517 ,  H01L29/518 ,  H01L29/7926 ,  H01L27/11521

Abstract: 본발명은 3차원반도체메모리장치및 그제조방법에관한것으로, 보다구체적으로터널절연막내에전하트랩사이트의밀도가낮은고유전막을추가로포함함으로써, 3차원반도체메모리장치의리텐션및 내구성특성을향상시킬수 있다.

Abstract translation: 本发明涉及一种三维半导体存储器件及其制造方法。 更具体地，可以通过在隧道绝缘膜内包括具有低密度的电荷陷阱位置的高介电膜来提高三维半导体存储器件的保留和耐久性。 半导体存储器件包括：层叠结构，其包括在基板上交替重复堆叠的栅电极和绝缘膜; 通过穿透层压结构连接到基板的通道结构; 在所述沟道结构和所述栅电极之间的电荷存储膜; 电荷储存膜与通道结构之间的隧道绝缘膜; 以及电荷存储膜和栅电极之间的阻挡绝缘膜。 隧道绝缘膜包括：邻近沟道结构的第一隧道绝缘膜; 与电荷存储膜相邻的高电介质膜; 以及在第一隧道绝缘膜和高介电膜之间的第二隧道绝缘膜。 第一隧道绝缘膜包括氧化硅膜，第二隧道绝缘膜包括氮化硅或氮氧化硅。

公开(公告)号：KR1020160000047A

公开(公告)日：2016-01-04

申请号：KR1020140076514

申请日：2014-06-23

Applicant: 삼성전자주식회사

Inventor： 연국현 ,  김동우 ,  황기현 ,  김동겸 ,  유동철

IPC: H01L27/115 ,  H01L21/8247

CPC classification number: H01L27/11582 ,  H01L27/11556 ,  H01L27/11573 ,  H01L27/11575 ,  H01L27/11578 ,  H01L27/2436 ,  H01L27/249 ,  H01L45/04 ,  H01L45/06 ,  H01L45/1226 ,  H01L45/144 ,  H01L45/146 ,  H01L45/147 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 3차원반도체메모리장치가제공된다. 3차원반도체메모리장치는기판상에형성된주변회로구조체, 주변회로구조체상에형성된수평활성층, 수평활성층상에형성된복수개의전극들을포함하는적층구조체들, 적층구조체들을수직으로관통하는수직구조체, 적층구조체들사이의수평활성층내에형성된공통소오스영역, 및수평활성층내에형성된픽업영역들을포함한다. 수평활성층은주변회로구조체상에차례로형성된고농도의불순물을포함하는제1 활성반도체층, 불순물확산억제물질을포함하는제2 활성반도체층, 및저농도의불순물을포함하는제3 활성반도체층을포함한다.

Abstract translation: 提供三维半导体存储器件。 三维半导体存储器件包括形成在基板上的外围电路结构，形成在外围电路结构上的水平有源层，包括形成在水平有源层上的电极，垂直穿过堆叠结构的垂直结构的堆叠结构， 形成在堆叠结构之间的水平有源层中的公共源极区域和形成在水平有源层中的拾取区域。 水平有源层包括依次形成在外围电路结构上的包括高浓度杂质的第一有源半导体层，包含杂质扩散防止材料的第二有源半导体层和第三有源半导体层。

公开(公告)号：KR1020150062768A

公开(公告)日：2015-06-08

申请号：KR1020130147755

申请日：2013-11-29

Applicant: 삼성전자주식회사

Inventor： 엄대홍 ,  유동철 ,  김경현 ,  황기현

IPC: H01L27/115

CPC classification number: H01L27/11582 ,  H01L21/28282 ,  H01L29/66833 ,  H01L29/7926 ,  H01L27/11543

Abstract: 기판상에층간절연막들및 희생막들을교대로적층하고, 상기층간절연막들및 상기희생막들을관통하여상기기판을노출하는채널홀을형성하고, 상기채널홀의측벽및 상기채널홀 내에노출된기판상에블로킹절연막, 전하저장막, 채널막을순차적으로형성하되, 상기블로킹절연막은제1 블로킹절연막및 제2 블로킹절연막을포함하고, 상기제1 블로킹절연막이노출되도록상기희생막들을선택적으로제거하여갭을형성하고, 상기갭 내에노출된상기제1 블로킹절연막을제거하여, 상기층간절연막들과제2 블로킹절연막사이에제1 블로킹절연막패턴들을형성하고, 및상기갭 내에게이트전극을형성하는것을포함하는반도체메모리소자의제조방법이설명된다.

Abstract translation: 描述了制造半导体存储器件的方法。 它包括在衬底上交替层叠电介质和牺牲层，形成穿透牺牲层并暴露衬底的通道孔，并在通道孔的侧壁上形成阻挡绝缘层，电荷存储层，沟道层，以及 衬底暴露在通道孔中。 阻挡绝缘层包括第一阻挡绝缘层和第二阻挡绝缘层。 为了露出第一阻挡绝缘层，选择性地去除牺牲层以形成间隙。 去除在间隙中暴露的第一阻挡绝缘层，使得在层间电介质和第二阻挡绝缘层之间形成第一阻挡绝缘层图案。 在间隙中形成栅电极。

公开(公告)号：KR1020140083528A

公开(公告)日：2014-07-04

申请号：KR1020120153405

申请日：2012-12-26

Applicant: 삼성전자주식회사

Inventor： 유동철 ,  황기현 ,  이재한 ,  장대현

IPC: H01L27/115 ,  H01L21/8247

CPC classification number: H01L27/11582 ,  H01L21/28282 ,  H01L21/76224 ,  H01L21/823487 ,  H01L29/7926

Abstract: Suggested is a semiconductor device which includes a substrate, multiple insulating layers and word line electrodes which are alternately stacked on the substrate, a channel structure which vertically penetrates the insulating layers and the word line electrodes and touches the substrate, and a cutting structure which vertically and partly cuts the upper parts of the word line electrodes and the upper part of the insulating layers. The cutting structure includes a cutting trench which vertically and partly cuts the upper part of the world line electrodes and the insulating layers, a cutting protection pattern which is conformal on both sidewalls of the cutting trench, and a cutting trap pattern which is conformal on the cutting protection pattern.

Abstract translation: 提出了一种半导体器件，其包括基板，交替堆叠在基板上的多个绝缘层和字线电极，垂直地穿透绝缘层和字线电极并接触基板的沟道结构，以及垂直 并且部分地切割字线电极的上部和绝缘层的上部。 切割结构包括切割沟槽，垂直和部分切割世界线电极和绝缘层的上部，切割保护图案在切割沟槽的两个侧壁上共形，切割陷阱图案保形在 切割保护模式。

公开(公告)号：KR101411549B1

公开(公告)日：2014-06-25

申请号：KR1020070115490

申请日：2007-11-13

Applicant: 삼성전자주식회사

Inventor： 유동철 ,  최한메 ,  이광희 ,  안경원 ,  유차영

IPC: H01L27/115 ,  H01L21/336

CPC classification number: H01L29/792 ,  H01L21/02178 ,  H01L21/02181 ,  H01L21/022 ,  H01L21/02271 ,  H01L21/02337 ,  H01L21/3115 ,  H01L21/3162 ,  H01L21/31645 ,  H01L29/513 ,  H01L29/66825 ,  H01L29/66833 ,  H01L29/7881

Abstract: 반도체 소자의 제조 방법을 개시한다. 본 발명에 따른 반도체 소자의 제조 방법은 게이트 절연층이 형성된 기판 상에 전하저장층을 형성하는 단계, 전하저장층 상에 금속산화막 전구체 및 제1 산화제를 포함하는 제1 반응 소스를 이용하여 제1 금속산화막을 형성하고 제1 산화제보다 산화력이 큰 제2 산화제를 포함하는 제2 반응 소스를 이용하여 제1 금속산화막을 제2 금속산화막으로 변화시키는 과정을 복수회 반복하여 블로킹 절연층을 형성하는 단계 및 블로킹 절연층 상에 전극층을 형성하는 단계를 포함한다.
블로킹 절연층, 금속산화막, 재산화, 비휘발성 메모리 소자

公开(公告)号：KR1020130116604A

公开(公告)日：2013-10-24

申请号：KR1020120039151

申请日：2012-04-16

Applicant: 삼성전자주식회사

Inventor： 이주열 ,  김범수 ,  박광민 ,  박현 ,  안재영 ,  유동철 ,  전종식 ,  황기현

IPC: H01L27/115 ,  H01L21/8247

CPC classification number: H01L27/11582 ,  H01L27/1052 ,  H01L29/7926 ,  H01L21/823487 ,  H01L27/0688

Abstract: PURPOSE: A three dimensional semiconductor memory device and a method for fabricating the same are provided to improve a charge retention property by reducing the loss of charges stored in a charge storage layer. CONSTITUTION: A laminate structure (200) includes gate patterns (160) and insulating patterns (112). The laminate structure has a sidewall. A channel structure (210) passes through the sidewall of the laminate structure and connected to a substrate. A data storage layer is formed between the laminate structure and the channel structure. The data storage layer conformally covers the side wall of the laminate structure.

Abstract translation: 目的：提供三维半导体存储器件及其制造方法，以通过减少存储在电荷存储层中的电荷损失来提高电荷保留性能。 构成：层压结构（200）包括栅极图案（160）和绝缘图案（112）。 层压结构具有侧壁。 通道结构（210）穿过层叠结构的侧壁并连接到基底。 在层叠结构和通道结构之间形成数据存储层。 数据存储层保形地覆盖层压结构的侧壁。

公开(公告)号：KR1020120129284A

公开(公告)日：2012-11-28

申请号：KR1020110047445

申请日：2011-05-19

Applicant: 삼성전자주식회사

Inventor： 윤주미 ,  유동철 ,  박광민 ,  장병현

IPC: H01L21/8247 ,  H01L27/115

CPC classification number: H01L27/11582 ,  H01L21/31 ,  H01L29/7926 ,  H01L21/76205 ,  H01L27/0688

Abstract: PURPOSE: A method for manufacturing a three dimensional semiconductor memory device is provided to prevent misalignment of vertical structure bodies by forming a mold structure which has the same width as a conductive pattern. CONSTITUTION: A plate stack structure(110) is formed in a substrate(100). An insulating layer(101) and a sacrificing layer(102) are repetitively stacked in the plate stack structure. In a first trench, the plate stack structure is separated from mold structures. The first trench is formed between second trenches. A first vertical separation insulator is formed within the first and second trenches.

Abstract translation: 目的：提供一种制造三维半导体存储器件的方法，以通过形成具有与导电图案相同的宽度的模具结构来防止垂直结构体的未对准。 构成：在基板（100）中形成板堆叠结构（110）。 绝缘层（101）和牺牲层（102）在板堆叠结构中重复堆叠。 在第一沟槽中，板堆叠结构与模具结构分离。 第一沟槽形成在第二沟槽之间。 第一垂直分隔绝缘体形成在第一和第二沟槽内。

公开(公告)号：KR1020110108219A

公开(公告)日：2011-10-05

申请号：KR1020100064413

申请日：2010-07-05

Applicant: 삼성전자주식회사

Inventor： 박찬진 ,  유동철 ,  나카니시토시로 ,  황기현 ,  최한메 ,  황완식

IPC: H01L21/8247 ,  H01L27/115

CPC classification number: H01L27/11582 ,  H01L27/1157 ,  H01L27/0688 ,  H01L27/11551 ,  H01L27/11556 ,  H01L27/11578 ,  H01L29/66825 ,  H01L29/66833 ,  H01L29/7889 ,  H01L29/7926 ,  H01L2924/00 ,  H01L2924/0002

Abstract: 3차원 반도체 장치 및 그 제조 방법이 제공된다. 이 장치는 차례로 적층된 도전 패턴들을 포함하면서 기판 상에 배치되는 도전 구조체, 도전 구조체를 관통하여 기판의 상부면에 삽입되는 반도체 패턴, 및 상기 반도체 패턴과 상기 도전 구조체 사이에 개재되는 절연막 구조체를 포함한다. 또한, 반도체 패턴은 절연막 구조체의 아래에서 수평적으로 연장되어 기판의 측벽과 직접 접촉한다.