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公开(公告)号：KR1020120036185A
公开(公告)日：2012-04-17
申请号：KR1020100097922
申请日：2010-10-07
Applicant: 삼성전자주식회사
IPC: H01L29/78 , H01L21/336 , H01L27/092
CPC classification number: H01L29/0847 , H01L21/823425 , H01L21/823468 , H01L21/823475 , H01L23/535 , H01L29/1608 , H01L29/165 , H01L29/41783 , H01L29/45 , H01L29/66545 , H01L29/6656 , H01L29/6659 , H01L29/7833 , H01L29/7843 , H01L29/7848 , H01L2924/0002 , H01L2924/00 , H01L27/092
Abstract: PURPOSE: A semiconductor device and a manufacturing method thereof are provided to prevent process failure by including an etching stop pattern which covers source/drain regions under the upper surface of a metal gate electrode. CONSTITUTION: A metal gate electrode(163) is laminated by arranging a gate insulating film on a semiconductor substrate(100). Spacer structures are arranged on the semiconductor substrate. A source/drain region is formed within the semiconductor substrate. An etching stop pattern(141) comprises a sidewall part and a bottom part for covering the source/drain region. The sidewall part covers a part of a sidewall of the spacer structure by being extended from the bottom part.
Abstract translation: 目的：提供半导体器件及其制造方法，以通过包括覆盖金属栅电极的上表面下的源/漏区的蚀刻停止图案来防止处理故障。 构成：通过在半导体衬底（100）上布置栅极绝缘膜来层叠金属栅电极（163）。 间隔结构布置在半导体衬底上。 源极/漏极区域形成在半导体衬底内。 蚀刻停止图案（141）包括用于覆盖源极/漏极区域的侧壁部分和底部部分。 侧壁部分通过从底部延伸而覆盖间隔结构的侧壁的一部分。
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公开(公告)号：KR1020090116360A
公开(公告)日：2009-11-11
申请号：KR1020080042251
申请日：2008-05-07
Applicant: 삼성전자주식회사
CPC classification number: H01L21/76843 , H01L21/28518 , H01L21/76814 , H01L21/76846 , H01L21/76855 , H01L23/485 , H01L27/24 , H01L2924/0002 , H01L2924/09701 , H01L2924/00
Abstract: PURPOSE: A method for forming a contact structure and the method for manufacturing a semiconductor device using the same are provided to form a metal oxide silicide layer uniformly by performing a silicidation process and forming a metal layer on a material layer including silicon and oxygen. CONSTITUTION: An insulation layer(106) is formed on an object with a contact region(103). An opening is formed to expose a contact region by etching an insulation layer. A material layer containing the silicon and oxygen is formed in the exposed contact region. A metal layer is formed on the material layer containing the silicon and oxygen. A metal oxide silicide layer(121) is formed on a contact region by reacting the material layer with the metal layer. A conductive layer(124) to fill the opening is formed on the metal oxide silicide layer.
Abstract translation: 目的：提供一种用于形成接触结构的方法和使用其的半导体器件的制造方法，以通过在硅和氧的材料层上进行硅化处理和形成金属层来均匀地形成金属氧化物硅化物层。 构成：在具有接触区域（103）的物体上形成绝缘层（106）。 通过蚀刻绝缘层形成开口以暴露接触区域。 在暴露的接触区域中形成含有硅和氧的材料层。 在含有硅和氧的材料层上形成金属层。 通过使材料层与金属层反应，在接触区域上形成金属氧化物硅化物层（121）。 在金属氧化物硅化物层上形成填充开口的导电层（124）。
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公开(公告)号：KR1020070094682A
公开(公告)日：2007-09-21
申请号：KR1020060025088
申请日：2006-03-18
Applicant: 삼성전자주식회사
IPC: H01L21/306 , H01L21/8242
CPC classification number: H01L21/02068 , H01L21/31111 , H01L27/10808
Abstract: A method for fabricating a semiconductor device is provided to minimize formation of bridges between fine patterns by eliminating water remaining on a substrate using a drying agent containing fluorinated organic compound. A fine pattern is formed on a substrate(100) by using set etching solution, and then the substrate with the fine pattern is dried by using a drying agent containing a fluorinated organic compound. The fluorinated organic compound contains at least one selected from the group consisting of hydrofluoroether(HFE), hydroflurocarbon(HFC), and perflurocarbon(PFC). The substrate with the fine pattern is rinsed by deionized water.
Abstract translation: 提供一种制造半导体器件的方法，以通过使用含有氟化有机化合物的干燥剂除去残留在基底上的水来最小化细纹图案之间的桥的形成。 通过使用设定的蚀刻溶液在基板（100）上形成精细图案，然后使用含有氟化有机化合物的干燥剂干燥具有精细图案的基板。 含氟有机化合物含有选自氢氟醚（HFE），氢氟烃（HFC）和全氟烃（PFC）中的至少一种。 具有精细图案的基底用去离子水冲洗。
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公开(公告)号：KR100674971B1
公开(公告)日：2007-01-26
申请号：KR1020050034914
申请日：2005-04-27
Applicant: 삼성전자주식회사
IPC: H01L27/115
CPC classification number: H01L27/11526 , H01L27/105 , H01L27/11543
Abstract: U자형 부유 게이트를 가지는 플래시 메모리 제조방법을 제공한다. 본 발명에서는, 상면과 양 측면 일부가 기판 표면으로부터 돌출된 소자분리막들을 형성한 다음, 소자분리막들 사이의 기판 상에 터널 산화막을 형성한다. 터널 산화막 상에 소자분리막들 사이를 채우지 않는 두께로 도전막을 형성한 다음, 도전막 상에 연마 희생막을 형성한다. 소자분리막 상의 연마 희생막 및 도전막을 제거하여 소자분리막들 사이에 자기 정렬된 U자형 부유 게이트를 형성함과 동시에 부유 게이트 상에 연마 희생막 패턴을 남긴다. 연마 희생막 패턴을 마스크로 이용하여 소자분리막들을 리세스시켜 부유 게이트의 양 측벽을 노출시킨다. 부유 게이트에 대해 연마 희생막 패턴을 선택적으로 제거하여 부유 게이트의 상면을 노출시킨다.
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公开(公告)号：KR1020060063129A
公开(公告)日：2006-06-12
申请号：KR1020040102217
申请日：2004-12-07
Applicant: 삼성전자주식회사
IPC: H01L21/283 , H01L21/28
CPC classification number: H01L21/76877 , H01L21/32135 , H01L21/76834 , H01L27/10885
Abstract: 본 발명은 반도체 장치의 제조 방법에 관한 것으로서, 절연체막에 개구되는 콘택 홀(contact hole)을 통하여 상층과 하층의 각 배선층 상호간의 전기적 접속을 위해 폴리실리콘과 텅스텐으로 이루어진 이중 플러그(dual plug)라고 불리는 중간 도전체막을 형성함에 있어서, 콘택 홀내에 하부 플러그를 형성하기 위하여 폴리실리콘을 부분적으로 식각하기 위한 식각 방법을 개시한다. 상기 식각 방법은 화학적 다운스트림 식각 방법을 이용함으로써 콘택 홀의 측벽에 존재하는 질화막 스페이서 및 층간 절연막의 손실이 없이 폴리실리콘을 선택적으로 식각하여 식각 표면이 균일한 폴리실리콘 하부 플러그를 형성하게 함으로써 공정 여유도 및 공정 속도를 증가시키고 공정 수율 및 소자 동작의 신뢰성을 향상시킬 수 있다.
이중 플러그, 화학적 다운스트림 식각-
Patent Agency Ranking
公开(公告)号：KR1020050052643A
公开(公告)日：2005-06-03
申请号：KR1020030085813
申请日：2003-11-28
Applicant: 삼성전자주식회사
IPC: H01L21/335
Abstract: 리세스 채널 형성을 위하여 사용되었던 폴리실리콘막의 추가 침적을 생략할 수 있는 트랜지스터 형성방법에 관해 개시한다. 이를 위해 본 발명은 트랜치형 필드산화막(STI: Shallow Trench Isolation)) 형성을 위해 사용되었던 질화막 마스크 패턴을 재사용하여 반도체 기판에 리세스 채널 형성을 위한 제2 트랜치를 식각하고 여기에 게이트 패턴을 형성한다.
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公开(公告)号：KR101868806B1
公开(公告)日：2018-06-22
申请号：KR1020110114630
申请日：2011-11-04
Applicant: 삼성전자주식회사
IPC: H01L21/336 , H01L29/78
CPC classification number: H01L29/66636 , H01L21/76224 , H01L29/0657 , H01L29/78 , H01L29/7848
Abstract: 컨택홀또는비아를형성하기위한추가적인리소그래피및 식각공정이없는패턴형성방법을제공하는것이다. 상기패턴형성방법은기판을포함하는하부막상에제1 막을형성하고, 상기제1 막상에제1 패턴을포함하는제1 마스크패턴을형성하고, 상기제1 마스크패턴상에제2 패턴을포함하는제2 마스크패턴을형성하되, 상기제2 패턴은상기제1 패턴과오버랩(overlap)되는제1 영역과상기제1 패턴과비오버랩되는제2 영역을포함하고, 상기제2 마스크패턴을이용하여식각하여, 상기제1 막내에상기제1 영역에대응되며상기하부막의상면을노출시키는제3 패턴을형성하고, 상기제1 마스크패턴내에상기제2 영역에대응되는제4 패턴을형성하는것을포함한다.
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公开(公告)号：KR101811316B1
公开(公告)日：2017-12-27
申请号：KR1020100080955
申请日：2010-08-20
Applicant: 삼성전자주식회사
IPC: H01L29/78 , H01L21/336
CPC classification number: H01L21/28008 , H01L21/823807 , H01L21/823814 , H01L27/0629 , H01L28/20
Abstract: 반도체소자및 그제조방법을제공한다. 실시예에다른반도체소자는기판의제1 및제2 영역들내에형성되고, 상기제1 영역내에활성부를정의하는소자분리패턴및 수동소자패턴을포함할수 있다. 수동소자패턴은제2 영역의소자분리패턴내에형성된리세스영역의바닥면상에배치될수 있다. 리세스영역의바닥면은상기활성부의상부면보다낮다.
Abstract translation: 提供了一种半导体器件及其制造方法。 实施例中的其他半导体器件可以包括器件隔离图案和形成在衬底的第一和第二区域中并在第一区域中限定有源部分的无源器件图案。 无源元件图案可以设置在形成于第二区域的元件隔离图案中的凹陷区域的底表面上。 凹陷区域的底表面低于有源部分的上表面。
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公开(公告)号：KR1020170062618A
公开(公告)日：2017-06-08
申请号：KR1020150167596
申请日：2015-11-27
Applicant: 삼성전자주식회사
CPC classification number: H01L29/785 , H01L21/823821 , H01L29/0649 , H01L29/42372 , H01L29/66545 , H01L29/66795 , H01L29/7848
Abstract: 본발명의반도체소자에관한것으로, 기판으로부터돌출되고, 제1 방향으로서로이격되는한 쌍의활성패턴들, 상기한 쌍의활성패턴들을가로지르며, 상기제1 방향과교차하는제2 방향으로서로이격되는한 쌍의게이트전극들, 상기한 쌍의게이트전극들의측벽들상에배치되는게이트스페이서들, 상기한 쌍의게이트전극들사이의상기한 쌍의활성패턴들상에배치되는소스/드레인영역들및 상기한 쌍의활성패턴들사이및 상기한 쌍의게이트전극들사이의상기기판상에배치되는스페이서보호패턴을포함하되, 상기스페이서보호패턴은상기게이트스페이서들과공통으로연결되는반도체소자를제공한다.
Abstract translation: 一对有源图案，从所述基板突出并且在第一方向，与所述一对有源图案交叉的第二方向以及与所述第一方向交叉的第二方向上彼此间隔开， 设置在所述一对栅电极，一对设置在一对的栅电极的侧壁上的栅极间隔件之间的活动模式的源/漏区，一对的栅电极隔开 以及间隔保护图案，设置在所述一对有源图案之间以及所述一对栅电极之间的所述器件板上，其中所述间隔保护图案提供与所述栅极间隔件共同连接的半导体元件 的。
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公开(公告)号：KR101703096B1
公开(公告)日：2017-02-07
申请号：KR1020100086072
申请日：2010-09-02
Applicant: 삼성전자주식회사
IPC: H01L21/336 , H01L29/78
CPC classification number: H01L21/02532 , H01L21/0262 , H01L21/3083 , H01L29/66545 , H01L29/66636
Abstract: 반도체장치의제조방법이제공된다. 반도체장치의제조방법은기판상에게이트전극을형성하고, 상기게이트전극의측벽에스페이서를형성하고, 상기게이트전극및 상기스페이서에의해노출된상기기판의일정영역을식각하여제1 예비트렌치를형성하고, 상기제1 예비트렌치의하부면상에희생막을형성하고, 상기희생막에의해노출된상기제1 예비트렌치의측벽을측면으로식각하여제2 예비트렌치를형성하고, 상기희생막을제거하고, 상기제2 예비트렌치를식각하여에피택셜층형성용트렌치를형성하고, 상기에피택셜층형성용트렌치내에 SiGe 에피택셜층을형성하는것을포함한다.
Abstract translation: 半导体器件的制造方法可以通过蚀刻位于紧邻的栅电极结构之间的衬底中的预备沟槽的侧壁，从而在栅电极结构之下进一步凹入侧壁以提供凹陷的侧壁。 然后，可以使用晶体各向异性蚀刻来蚀刻预备沟槽的凹陷侧壁和底部，以在衬底中形成六边形形状的沟槽。
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