公开(公告)号：KR1020030004496A

公开(公告)日：2003-01-15

申请号：KR1020010039998

申请日：2001-07-05

Applicant: 한국전자통신연구원

Inventor： 유현규 ,  한선호 ,  박문양 ,  김성도 ,  윤용식 ,  김이섭 ,  성기혁 ,  양병도 ,  김영준

IPC: H03B28/00

CPC classification number: G06F1/0356 ,  G06F1/0328 ,  G06F2101/04 ,  G11C17/00

Abstract: PURPOSE: A ROM driving method and a digital frequency synthesizer(DDFS) using the same are provided to reduce a power consumption and a size by minimizing a size of a ROM in a digital frequency synthesizer. CONSTITUTION: When an original ROM has 2k input addresses and 2i sections, "i" is initialized as "k"(S31). A variable "q" is initialized as an output bit number of the original ROM(S32). A smallest one among q bit values is stored in a quantization ROM(S33). A difference of quantization values stored in the quantization ROM is obtained(S34). A bit number "e" bit is searched in order to store the greatest error among errors in all input addresses(S35). A total ROM size is calculated(S36). A "q" is reduced by "1" until it becomes "1"(S37). A "i" is reduced by "1" until it becomes "1"(S38). "i, q, and e" values having the smallest ROM size are searched(S39).

Abstract translation: 目的：提供使用其的ROM驱动方法和数字频率合成器（DDFS），以通过使数字频率合成器中的ROM的尺寸最小化来降低功耗和尺寸。 构成：当原始ROM具有2k个输入地址和2i个区段时，“i”被初始化为“k”（S31）。 变量“q”被初始化为原始ROM的输出位数（S32）。 q位值中的最小值存储在量化ROM中（S33）。 获得存储在量化ROM中的量化值的差异（S34）。 搜索位数“e”，以便在所有输入地址中存储错误中的最大误差（S35）。 计算总ROM大小（S36）。 A“q”减小到“1”（S37）。 A“i”减少到“1”（S38）。 搜索具有最小ROM大小的“i，q和e”值（S39）。

公开(公告)号：KR100345308B1

公开(公告)日：2002-07-25

申请号：KR1019990061882

申请日：1999-12-24

Applicant: 한국전자통신연구원

Inventor： 유현규 ,  윤용식 ,  황명운 ,  조규형

IPC: H03L7/00

Abstract: 본발명은발진기의성능이유사하지않을경우에도높은주파수를얻을수 있어비슷한위상잡음지수를가지는발진기를설계할필요가없고전력소모및 면적을감소시킬수 있는 2 개영역의주파수발생기에관한것으로, 주파수변환기를이용하여 2개영역의주파수를전력소모증가및 장치의부피증가없이발생시키는데특징이있다. 본발명의실시예에따라 2 개주파수발진기의출력을주파수변환기로서역할하는곱셈기를통해곱하게되면, 높은쪽의주파수를가진신호와낮은쪽의주파수를가진 2개영역의주파수를발생시킬수 있다.

公开(公告)号：KR100340925B1

公开(公告)日：2002-06-20

申请号：KR1020000065358

申请日：2000-11-04

Applicant: 한국전자통신연구원

Inventor： 김천수 ,  유현규 ,  황남 ,  박정우

IPC: H01L29/78

Abstract: 본 발명은 저온 열처리공정으로 저저항 싱커를 형성하여 소자의 면적증가 및 기생성분의 증가를 억제하는데 적합한 고주파용 전력소자에 관한 것으로, 제 1 도전형의 반도체층; 상기 반도체층의 일측에 트렌치구조로 형성된 필드영역; 상기 반도체층의 소정 표면상에 형성된 게이트전극; 상기 필드영역으로부터 상기 게이트전극의 양측을 포함하는 폭으로 측면확산되어 상기 반도체층 표면에 형성된 제 2 도전형의 채널층; 상기 게이트전극의 일측과 상기 필드영역 사이의 상기 채널층내에 형성된 제 2 도전형의 소스영역; 상기 게이트전극의 타측에 소정간격을 두고 상기 반도체층 표면에 형성된 제 2 도전형의 드레인영역; 상기 소스영역을 관통하여 두 개의 소스영역으로 구분하는 트렌치구조의 기둥형태로 상기 반도체층에 접속되는 제 1 도전형의 싱커; 상기 드레인영역과 상기 게이트전극 사이의 상기 반도체층 표면에 형성된 제 2 도전형의 LDD영역; 상기 두 개의 소스영역으로 구분된 상기 소스영역에 접하고 상기 싱커를 통해 상기 반도체층에 전기적으로 접속되는 제 1 금속전극; 및 상기 드레인영역에 접하는 제 2 금속전극을 포함하여 이루어진다.

公开(公告)号：KR1020010064258A

公开(公告)日：2001-07-09

申请号：KR1019990062408

申请日：1999-12-27

Applicant: 한국전자통신연구원

Inventor： 김충환 ,  유현규 ,  김천수 ,  박민 ,  김성도 ,  박문양 ,  한선호 ,  윤용식

IPC: H01F5/00

Abstract: PURPOSE: A high performance active inductor is provided to be used at a low voltage, and attain impedance of an output port higher than when being used an inductor or a resistance as a load of an output port. CONSTITUTION: A condenser(C31) is connected to a gate and a source of an NMOS(m31) in parallel. A resistor(R31) is ground connected with Vdd on the gate of the NMOS(M31). A high performance active inductor is activated with a simple load without requiring an additional circuit. The active inductor supplies a DC necessary for an amplifying termination, such that any additional circuit, for example, a current source, is not needed. A higher impedance is ensured than a case when a resistor is used as a load through an optimization process.

Abstract translation: 目的：提供一种低电压使用的高性能有源电感器，其输出端口的阻抗高于使用电感器或电阻作为输出端口负载时的阻抗。 构成：电容器（C31）并联连接到NMOS（m31）的栅极和源极。 电阻（R31）与NMOS（M31）的栅极上的Vdd接地。 高性能有源电感器通过简单的负载被激活，而不需要额外的电路。 有源电感器提供放大终端所需的DC，使得不需要任何附加电路，例如电流源。 比通过优化过程使用电阻作为负载的情况下，确保更高的阻抗。

公开(公告)号：KR1020010063350A

公开(公告)日：2001-07-09

申请号：KR1019990060412

申请日：1999-12-22

Applicant: 한국전자통신연구원

Inventor： 윤용식 ,  유현규 ,  김천수 ,  박민 ,  박정우 ,  한선호

IPC: H03F3/45

Abstract: PURPOSE: A BALUN(BALanced-to-UNbalanced) circuit for single signals and differential signals using a coupled inductor is provided to reduce a driving loss when D2S and S2D conversions are performed by obtaining an impedance which is higher than a desired frequency since the coupled inductor and a capacitor are connected in parallel. CONSTITUTION: A D2S conversion section(200) includes the inductor(L1), capacitor(Co), and register(R). The inductor(L1), whose left and right winding numbers are same each other, is linked to a voltage source(Vdd) at a central connecting point. The capacitor(Co) discontinues direct current component around and between an end of the inductor(L1) and a load(Vout) and shorts alternating current. The register(R) is linked to the load(Vout). The D2S conversion section(200) generates an absolute sum current(iout) for pair current(i1 and i2) of two ends of the inductor(L1). A S2D conversion section(220) includes an inductor(L2), and N type transistors(N1,N2,Ncs). The inductor(L2), whose left and right winding numbers are same each other, is linked to a ground (Vss) at a central connecting point. The N type transistors(N1,N2) whose gate are linked to two ends of the inductor(L2) and have a differential pair and common source. The N type transistor(Ncs) is linked to the common source of the N type transistors(N1,N2) and acts as a current source. The S2D conversion section(220) generates a reversed voltage(vib) from the input voltage(vin) of an end of the inductor.

Abstract translation: 目的：提供使用耦合电感器的单信号和差分信号的BALUN（平衡不平衡）电路，以便通过获得高于期望频率的阻抗来执行D2S和S2D转换以减少驱动损耗，因为耦合 电感和电容并联。 构成：D2S转换部分（200）包括电感（L1），电容（Co）和寄存器（R）。 其左右绕组数相同的电感器（L1）与中心连接点的电压源（Vdd）相连。 电容器（Co）中断在电感器（L1）的一端和负载（Vout）之间和之间的直流分量并使交流电短路。 寄存器（R）连接到负载（Vout）。 D2S转换部分（200）产生用于电感器（L1）的两端的对电流（i1和i2）的绝对和电流（iout）。 S2D转换部分（220）包括电感器（L2）和N型晶体管（N1，N2，Ncs）。 左右绕组数彼此相同的电感器（L2）在中心连接点连接到地（Vss）。 其栅极连接到电感器（L2）的两端并具有差分对和公共源的N型晶体管（N1，N2）。 N型晶体管（Ncs）与N型晶体管（N1，N2）的公共源连接，作为电流源。 S2D转换部分（220）根据电感器端部的输入电压（vin）产生反向电压（vib）。

公开(公告)号：KR1020010058230A

公开(公告)日：2001-07-05

申请号：KR1019990062446

申请日：1999-12-27

Applicant: 한국전자통신연구원

Inventor： 한선호 ,  유현규 ,  김충환 ,  김천수 ,  박민

IPC: H03L7/00

Abstract: PURPOSE: A frequency synthesizer available to high speed operation is provided to respond to input phase difference rapidly by making narrow distance of time and space based on the past oscillator output frequency. CONSTITUTION: A phase comparison device(10) generates phase difference signal after comparing basis signal and comparative signal. A charge pump(20) generates a voltage signal which has DC component including pulse signal based on the phase difference signal from the phase comparison device(10). A low pass filter(30) makes smooth voltage signal supplied from the charge pump(20) and generates control voltage that high frequency is removed from. A voltage control oscillator(40) outputs output signal which frequency corresponds to value of control voltage. A division circuit(50) feedbacks output signal generated from the control voltage oscillator(40).

Abstract translation: 目的：提供可用于高速运行的频率合成器，以通过基于过去的振荡器输出频率进行窄距离的时间和空间来快速响应输入相位差。 构成：比较基准信号和比较信号之后，相位比较装置（10）产生相位差信号。 电荷泵（20）基于来自相位比较装置（10）的相位差信号产生具有包括脉冲信号的DC分量的电压信号。 低通滤波器（30）使得从电荷泵（20）提供的平滑电压信号产生高频率的控制电压。 电压控制振荡器（40）输出与控制电压值对应的频率的输出信号。 除法电路（50）反馈从控制电压振荡器（40）产生的输出信号。

公开(公告)号：KR100281647B1

公开(公告)日：2001-02-15

申请号：KR1019980052342

申请日：1998-12-01

Applicant: 한국전자통신연구원

Inventor： 김충환 ,  김천수 ,  유현규 ,  박민 ,  김대용

IPC: H04B1/40

Abstract: 본 발명은 CDMA 방식 전력증폭기회로에서의 선형성을 높이기 위한 회로에 관한 것으로서, 특히 능동소자 발룬을 이용한 소신호 선형성 향상을 위한 RF 집적회로에 관한 것이다. 본 발명은, 케스코우드 연결된 2개의 FET(M1, M2)와，각각의 FET에 대하여 직류 게이트 전압 VGG1과 VGG2로 이루어진 케스코우드 증폭기 FET M1의 드레인과 FET M2의 소오스단이 연결된 부분에 게이트가 공유되고, FET M2의 드레인과 드레인이 공유되는 왜곡 발생기로 사용되는 새로운 FET(M3)와, FET M3의 직류 게이트 전압 VGG3와 직류 전류/전압 절연을 위한 캐패시터(C1)로 구성된다. FET M1, M2는 보통의 케스코우드 증폭기에서 신호의 증폭을 위하여 정상 동작점에서 동작하도록 하고 부가된 FET(M3)의 게이트전압(VGG3)을 M1, M2의 동작전압 이하(V3-2 영역)에서 조절하여 추가되는 전력소모가 무시할 수 있는 정도이면서 입력된 신호가 비선형 능동 소자인 FET(M3)를 통과하여 생성된 3차 왜곡 신호를 FET(M2)의 드레인과 공통으로 묶어져서 이 3차 왜곡된 신호가 본래의 통신 신호가 M1, M2의 3차 비선형성에 의하여 생성된 3차 왜곡 신호와 상쇄되어 선형성이 개선된다.

公开(公告)号：KR100276085B1

公开(公告)日：2000-12-15

申请号：KR1019970070314

申请日：1997-12-19

Applicant: 한국전자통신연구원

Inventor： 유현규 ,  김충환 ,  김천수

IPC: H03F3/20

Abstract: PURPOSE: A power-efficient ultrahigh frequency CMOS(complementary metal oxide semiconductor) amplifier is provided to reduce RF(radio frequency) chip cost and to regulate amplifier efficiency by randomly the regulating bias voltage of active elements. CONSTITUTION: The source of a first amplifier is grounded via a first capacitor and its drain is connected to a power source via a first inductor and its gate is connected to the power source via a first resistor. The source of a second amplifier is grounded via a second inductor and its drain is connected to the gate of the fist amplifier via a second capacitor and its gate receives an input signal via a first matching unit. The source of a third amplifier is connected to the source of the first amplifier and its drain is connected to the drain of the second amplifier and its gate is connected to its own drain via a second resistor. A bias circuit is connected to the gate of the second amplifier via a third resistor. An output signal is output from the drain of the first amplifier via a second matching unit.

Abstract translation: 目的：提供功率高效的超高频CMOS（互补金属氧化物半导体）放大器，以减少RF（射频）芯片成本，并通过随机调节有源元件的调节偏置电压来调节放大器效率。 构成：第一放大器的源极通过第一电容器接地，其漏极经由第一电感器连接到电源，其栅极经由第一电阻器连接到电源。 第二放大器的源极通过第二电感器接地，其漏极经由第二电容器连接到第一放大器的栅极，并且其栅极经由第一匹配单元接收输入信号。 第三放大器的源极连接到第一放大器的源极，其漏极连接到第二放大器的漏极，并且其栅极经由第二电阻器连接到其自身的漏极。 偏置电路经由第三电阻器连接到第二放大器的栅极。 输出信号经由第二匹配单元从第一放大器的漏极输出。

公开(公告)号：KR1020000033517A

公开(公告)日：2000-06-15

申请号：KR1019980050413

申请日：1998-11-24

Applicant: 한국전자통신연구원

Inventor： 박민 ,  유현규 ,  김천수 ,  김충환 ,  김대용

IPC: H01L23/48

Abstract: PURPOSE: An integrated elements with a trench filled with air and a method for manufacturing the same are included to transfer signals through a wiring safely by minimizing the capacitive coupling. CONSTITUTION: A method for manufacturing the integrated elements with a trench filled with air include first and second steps. In the first step, a plurality of first trenches(57) are formed in a board(30) by way of a selective etching. In the second step, air is filled in the first trench by forming a first dielectric layer(33) in the structure after the first step is performed and by filling the opening of the first trench(57). The air filled inside of the first trench(57) is accumulated to form an air layer(31).

Abstract translation: 目的：包含填充空气的沟槽的集成元件及其制造方法被包括以通过最小化电容耦合来安全地传输信号通过布线。 构成：用填充有空气的沟槽制造集成元件的方法包括第一和第二步骤。 在第一步骤中，通过选择性蚀刻在板（30）中形成多个第一沟槽（57）。 在第二步骤中，通过在执行第一步骤之后在结构中形成第一介电层（33）并填充第一沟槽（57）的开口，将空气填充在第一沟槽中。 填充在第一沟槽（57）内部的空气被积聚形成空气层（31）。

公开(公告)号：KR100246625B1

公开(公告)日：2000-03-15

申请号：KR1019970054910

申请日：1997-10-24

Applicant: 한국전자통신연구원

Inventor： 유현규 ,  현영철

IPC: H01L27/085

Abstract: CMOS메모리 소자에서 게이트 전극의 저항값은 게이트 전극의 재질에 따라서 차이를 가지게 되며 통상적으로 사용되는 폴리 실리콘막을 사용한 게이트 전극은 금속 재질의 게이트 전극에 비하여 상대적으로 높은 저항값을 가지고 있어 상대적으로 신호 처리에 소모되는 전력의 손실이 높으며, 구동 성능 또한 느리다. 또한 일반적으로 사용되고 있는 실리사이드를 사용한 게이트 전극의 저항값은 알루미늄 등과 같은 작은 저항의 금속 게이트에 비하면 큰 저항값을 가지고 있다. 한편 반도체 소자의 고집적화를 구현하기 위하여서는 필수적으로 소자의 제조 공정에 자기 정렬 방식을 사용하여야 만이 미세 패턴의 구현이 가능하게 된다. 따라서, 본 발명은 이와 같은 게이트 전극의 재질에 의한 반도체 소자의 성능을 개선하고, 커패시터를 가진 서브 마이크론급 이하의 반도체 소자의 제조 방법을 구현하기 위하여, 메모리 소자의 게이트 전극을 저 저항 물질인 금속 배선을 사용하여 폴리 실리콘막과 알루미늄막 등과 같은 금속 박막의 다층 구조로 게이트를 형성하고, 소자의 제조 공정이 보편화되어 있는 실리콘 CMOS제조 공정을 사용하여 폴리 실리콘막의 커패시터를 가진 자기 정렬된 금속 게이트 구조물을 형성하는 것이다.