公开(公告)号：WO2005038875A3

公开(公告)日：2005-08-25

申请号：PCT/US2004034047

申请日：2004-10-15

Applicant: IBM ,  DORIS BRUCE B ,  GLUSCHENKOV OLEG G

Inventor： DORIS BRUCE B ,  GLUSCHENKOV OLEG G

IPC: H01L20060101 ,  H01L21/336 ,  H01L21/76 ,  H01L21/8238 ,  H01L29/78

CPC classification number: H01L21/84 ,  H01L21/823807 ,  H01L21/823878 ,  H01L29/66575 ,  H01L29/78 ,  H01L29/7846

Abstract: A semiconductor device and method of manufacture provide an n-channel field effect transistor (nFET) having a shallow trench isolation with overhangs that overhang Si-SiO2 interfaces in a direction parallel to the direction of current flow and in a direction transverse to current flow. The device and method also provide a p-channel field effect transistor (pFET) having a shallow trench isolation with an overhang that overhangs Si-SiO2 interfaces in a direction transverse to current flow. However, the shallow trench isolation for the pFET is devoid of overhangs, in the direction parallel to the direction of current flow.

Abstract translation: 半导体器件和制造方法提供具有浅沟槽隔离的n沟道场效应晶体管（nFET），其具有在与电流流动方向平行的方向上并且横向于电流的方向上突出的Si-SiO 2界面。 器件和方法还提供具有浅沟槽隔离的p沟道场效应晶体管（pFET），其具有在横向于电流的方向上突出Si-SiO 2界面的突出端。 然而，pFET的浅沟槽隔离在平行于电流方向的方向上没有突出端。

公开(公告)号：WO02095819A8

公开(公告)日：2004-12-09

申请号：PCT/US0216351

申请日：2002-05-23

Applicant: IBM

Inventor： DOKUMACI OMER H ,  DORIS BRUCE B

IPC: H01L21/76 ,  H01L21/301 ,  H01L21/311 ,  H01L21/318 ,  H01L21/762 ,  H01L29/00

CPC classification number: H01L21/31144 ,  H01L21/3185 ,  H01L21/76224 ,  H01L21/76283

Abstract: Disclosed is a method of protecting a semiconductor shallow trench isolation (STI) oxide from etching, the method comprising lowering, if necessary, the upper suface of said STI oxide to a level below that of adjacent silicon active areas, depositing a nitride liner upon said STI oxide and adjacent silicon active areas in a manner effective in defining a depression above said STI oxide, filling said depression with a protective film, and removing said nitride layer from said adjacent active areas.

Abstract translation: 公开了一种保护半导体浅沟槽隔离（STI）氧化物免受蚀刻的方法，所述方法包括如果需要，将所述STI氧化物的上表面降低至低于相邻硅有源区的上表面，将氮化物衬垫沉积在所述 STI氧化物和相邻的硅有源区，以有效地限定所述STI氧化物上方的凹陷的方式，用保护膜填充所述凹陷，以及从所述相邻的活性区域移除所述氮化物层。

公开(公告)号：DE112012005166T5

公开(公告)日：2014-08-28

申请号：DE112012005166

申请日：2012-09-13

Applicant: IBM

Inventor： CHENG KANGGUO ,  DORIS BRUCE B ,  KHAKIFIROOZ ALI ,  SHAHIDI GHAVAM

IPC: H01L27/06 ,  H01L29/78 ,  H01L29/93

Abstract: Ein ETSOI-Transistor und ein Kondensator werden in einer Transistor- bzw. einer Kondensatorzone durch Ätzen durch eine ETSOI-Schicht und eine dünne BOX-Schicht in einem Ersatz-Gate-HK/MG-Ablauf gebildet. Die Bildung des Kondensators ist mit einem ETSOI-Ersatz-Gate-CMOS-Ablauf kompatibel. Eine Kondensatorelektrode mit niedrigem Widerstand macht es möglich, einen Kondensator oder Varaktor hoher Qualität zu erhalten. Das Fehlen einer Topographie während des Strukturierens des Platzhalter-Gates wird durch Lithographie in Kombination mit einem geeigneten Ätzen ermöglicht.

公开(公告)号：DE602005024611D1

公开(公告)日：2010-12-16

申请号：DE602005024611

申请日：2005-12-13

Applicant: IBM

Inventor： CHIDAMBARRAO DURESETI ,  DOKUMACI OMER H ,  DORIS BRUCE B ,  GLUSCHENKOV OLEG ,  ZHU HUILONG

IPC: H01L21/84 ,  H01L27/01

公开(公告)号：AU2003296359A1

公开(公告)日：2005-07-21

申请号：AU2003296359

申请日：2003-12-08

Applicant: IBM

Inventor： CHIDAMBARRAO DURESETI ,  DORIS BRUCE B ,  HUANG HSIANG-JEN ,  YANG HAINING ,  BUEHRER FREDERICK WILLIAM

IPC: H01L21/265 ,  H01L21/324 ,  H01L21/336 ,  H01L21/425 ,  H01L21/8238 ,  H01L27/01 ,  H01L29/10 ,  H01L29/167 ,  H01L29/76

Abstract: A stressed film applied across a boundary defined by a structure or a body (e.g. substrate or layer) of semiconductor material provides a change from tensile to compressive stress in the semiconductor material proximate to the boundary and is used to modify boron diffusion rate during annealing and thus modify final boron concentrations. In the case of a field effect transistor, the gate structure may be formed with or without sidewalls to regulate the location of the boundary relative to source/drain, extension and/or halo implants. Different boron diffusion rates can be produced in the lateral and vertical directions and diffusion rates comparable to arsenic can be achieved. Reduction of junction capacitance of both nFETs and pFETs can be achieved simultaneously with the same process steps.

公开(公告)号：DE112012001220B4

公开(公告)日：2016-12-22

申请号：DE112012001220

申请日：2012-01-16

Applicant: IBM

Inventor： KHAKIFIROOZ ALI ,  HAENSCH WILFRIED E ,  HARAN BALASUBRAMANIAN S ,  CHENG KANGGUO ,  DORIS BRUCE B ,  KULKARNI PRANITA

IPC: H01L21/28 ,  H01L21/336 ,  H01L21/8244 ,  H01L27/11 ,  H01L29/78

Abstract: Halbleiterstruktur, die eine Vielzahl von parallelen, ein leitfähiges Material beinhaltenden Strukturen aufweist, die parallele Seitenwände aufweisen und sich auf einem Halbleitersubstrat 8 befinden und ein konstantes Rastermaß in einer horizontalen Richtung senkrecht zu den parallelen Seitenwänden aufweisen, wobei: eine der Vielzahl von parallelen, ein leitfähiges Material beinhaltenden Strukturen (76, 80, 36, 38, 73) ein U-förmiges Gate-Dielektrikum 80 und einen metallischen Gate-Leiter-Elektroden-Anteil 76 beinhaltet, der ein metallisches Material aufweist; und eine weitere der Vielzahl von parallelen, ein leitfähiges Material beinhaltenden Strukturen eine Kontakt-Durchkontakt-Struktur 73 beinhaltet, die das metallische Material aufweist und mit einem von einem Source-Bereich und einem Drain-Bereich 34 eines Transistors leitfähig verbunden ist, der sich auf dem Halbleitersubstrat befindet; und ein Abstand zwischen einer Außenwand des U-förmigen Gate-Dielektrikums und einer Seitenwand der Kontakt-Durchkontakt-Struktur gleich dem konstanten Rastermaß ist.

公开(公告)号：GB2512008A

公开(公告)日：2014-09-17

申请号：GB201412524

申请日：2013-01-14

Applicant: IBM

Inventor： CHENG KANGGUO ,  DORIS BRUCE B ,  KHAKIFIROOZ ALI ,  TULIPE DOUGLAS C LA JR

IPC: H01L29/66

Abstract: A device includes a semiconductor-on-insulator (SOI) substrate (110). A gate stack on the SOI substrate (110) includes a gate dielectric layer (185) and a gate conductor layer (190). Low-k spacers (175) are adjacent to the gate dielectric layer (185). Raised source/drain (RSD) regions (160) are adjacent to the low-k spacers (175). The low-k spacers (175) are embedded in an interlayer dielectric (ILD) layer (165) on the RSD regions (160).

公开(公告)号：DE60223419T2

公开(公告)日：2008-09-04

申请号：DE60223419

申请日：2002-11-25

Applicant: IBM

Inventor： DORIS BRUCE B ,  CHIDAMBARRAO DURESETI ,  IEONG MEIKEI ,  MANDELMAN JACK A

IPC: H01L21/00 ,  H01L21/336 ,  H01L21/8238 ,  H01L27/092 ,  H01L27/12 ,  H01L29/786

公开(公告)号：DE102016104504A1

公开(公告)日：2016-09-15

申请号：DE102016104504

申请日：2016-03-11

Applicant: IBM

Inventor： CHENG KANGGUO ,  DORIS BRUCE B ,  KHAKIFIROOZ ALI ,  RODBELL KENNETH P

IPC: H01L27/088 ,  H01L21/8236 ,  H01L23/552 ,  H01L23/58

Abstract: Es sind ein integrierter Schaltkreis, ein Verfahren zum Bilden eines integrierten Schaltkreises sowie ein Halbleiter zum Verhindern einer unzulässigen Verwendung bei strahlungsfesten Anwendungen offenbart. Bei einer Ausführungsform weist der integrierte Schaltkreis eine Silicium-auf-Isolator(SOI)-Struktur, einen gegenüber Strahlung unempfindlichen Sub-Schaltkreis und einen gegenüber Strahlung empfindlichen Sub-Schaltkreis auf. Die SOI-Struktur weist ein Silicium-Substrat, eine vergrabene Oxidschicht und eine aktive Silicium-Schicht auf. Der gegenüber Strahlung unempfindliche Sub-Schaltkreis ist auf der aktiven Schicht ausgebildet und beinhaltet einen teilweise verarmten Transistor. Der gegenüber Strahlung empfindliche Sub-Schaltkreis ist auf der aktiven Schicht ausgebildet und beinhaltet einen vollständig verarmten Transistor, um einen Betrieb des gegenüber Strahlung empfindlichen Sub-Schaltkreises unter spezifizierten Strahlungsbedingungen zu verhindern. Jeder von dem teilweise verarmten Transistor und dem vollständig verarmten Transistor beinhaltet einen Kanalbereich, der in der aktiven Silicium-Schicht ausgebildet ist, und die Kanalbereiche des teilweise verarmten Transistors und des vollständig verarmten Transistors weisen im Wesentlichen die gleiche Dicke, jedoch unterschiedliche Dotierkonzentrationen auf.

公开(公告)号：GB2522589A

公开(公告)日：2015-07-29

申请号：GB201509409

申请日：2013-08-15

Applicant: IBM

Inventor： CHENG KANGGUO ,  BASKER VEERARAGHAVAN S ,  DORIS BRUCE B ,  KHAKIFIROOZ ALI ,  RIM KERN

IPC: H01L29/78 ,  H01L21/336 ,  H01L21/84 ,  H01L27/12 ,  H01L29/66

Abstract: Methods and structures for forming a localized silicon-on-insulator (SOI) finFET (104) are disclosed. Fins are formed on a bulk substrate (102). Nitride spacers (208) protect the fin sidewalls. A shallow trench isolation region (412) is deposited over the fins. An oxidation process causes oxygen to diffuse through the shallow trench isolation region (412) and into the underlying silicon. The oxygen reacts with the silicon to form oxide, which provides electrical isolation for the fins. The shallow trench isolation region is in direct physical contact with the fins and/or the nitride spacers that are disposed on the fins.