公开(公告)号：DE102012223979B4

公开(公告)日：2016-03-31

申请号：DE102012223979

申请日：2012-12-20

Applicant: IBM

Inventor： ADKISSON JAMES W ,  CANDRA PANGLIJEN ,  DUNBAR THOMAS J ,  GAMBINO JEFFREY P ,  JAFFE MARK D ,  STAMPER ANTHONY K ,  WOLF RANDY L

IPC: B81B7/02 ,  B81C1/00 ,  H01L41/04 ,  H03H9/25

Abstract: Elektrisches Filter, aufweisend mindestens eine piezoelektrische Filterstruktur (5, 5'), umfassend eine Vielzahl von Elektroden (14, 16), die auf einem piezoelektrischen Substrat (10) gebildet sind und eine rechtwinklig zu der Vielzahl von Elektroden (14, 16) angeordnete bewegliche Balkenstruktur (26, 26a, 26b, 26c, 26d), die über der mindestens einen Filterstruktur (5, 5') angeordnet ist und strukturiert ist, um bei Betätigung ausgelenkt zu werden und so die mindestens eine Filterstruktur (5, 5') kurzzuschließen, indem die Balkenstruktur (26, 26a, 26b, 26c, 26d) mit mindestens zwei Elektroden der Vielzahl von Elektroden (14, 16) in Kontakt kommt.

公开(公告)号：DE112012004768T5

公开(公告)日：2014-11-06

申请号：DE112012004768

申请日：2012-08-29

Applicant: IBM

Inventor： DAUBENSPECK TIMOTHY H ,  GAMBINO JEFFREY P ,  MUZZY CHRISTOPHER D ,  QUESTAD DAVID L ,  SAUTER WOLFGANG ,  SULLIVAN TIMOTHY D

IPC: H01L23/48

Abstract: Ein topographisches Merkmal (305) ist in unmittelbarer Nähe zu einer leitfähigen Bond-Kontaktstelle (235) ausgebildet, die dazu verwendet wird, einen Lötkontakthügel (160) mit einem Halbleiter-Chip (140) zu verbinden. Das topographische Merkmal (305) ist durch einen Zwischenraum (310) von der leitfähigen Bond-Kontaktstelle (235) getrennt. Bei einer Ausführungsform ist das topographische Merkmal (305) an einer Stelle ausgebildet, die sich etwas jenseits der äußeren Begrenzung des Lötkontakthügels (160) befindet, wobei eine Kante des Kontakthügels (160) vertikal so ausgerichtet ist, dass sie mit dem Zwischenraum (310) zusammenfällt, der die leitfähige Bond-Kontaktstelle (235) von dem topographischen Merkmal (305) trennt. Das topographische Merkmal (305) stellt eine Erhöhung der Dicke einer nichtleitfähigen Schicht (240), die über dem Halbleiter-Chip (140) und der leitfähigen Bond-Kontaktstelle (235) angeordnet ist, und eine Verspannungspufferung bereit.

公开(公告)号：DE102012223979A1

公开(公告)日：2013-07-04

申请号：DE102012223979

申请日：2012-12-20

Applicant: IBM

Inventor： ADKISSON JAMES W ,  CANDRA PANGLIJEN ,  DUNBAR THOMAS J ,  GAMBINO JEFFREY P ,  JAFFE MARK D ,  STAMPER ANTHONY K ,  WOLF RANDY L

IPC: B81B7/02 ,  B81C1/00 ,  H01L41/04 ,  H03H9/25

Abstract: Hierin werden schaltbare und/oder abstimmbare Filter, Herstellungsverfahren und Entwurfsstrukturen offenbart. Das Verfahren zum Bilden der Filter schließt das Bilden mindestens einer piezoelektrischen Filterstruktur ein, die eine Vielzahl von Elektroden aufweist, die auf einem piezoelektrischen Substrat gebildet sind. Das Verfahren schließt außerdem das Bilden einer mikro-elektromechanischen Struktur (MEMS) ein, die einen MEMS-Balken aufweist, der über dem piezoelektrischen Substrat und an einer Stelle angeordnet ist, an welcher der MEMS-Balken bei Betätigung die piezoelektrische Filterstruktur kurzschließt, indem er mit mindestens einer der Vielzahl von Elektroden in Kontakt kommt.

公开(公告)号：DE69939300D1

公开(公告)日：2008-09-25

申请号：DE69939300

申请日：1999-06-17

Applicant: SIEMENS AG ,  IBM

Inventor： ARNDT KENNETH C ,  GAMBINO JEFFREY P ,  MANDELMA JACK A ,  NARAYAN CHANDRASEKHAR ,  SCHNABEL RAINES F ,  SCHUTZ RONALD J ,  TOBBEN DIRK

IPC: H01L21/82 ,  H01L23/525 ,  H01L21/768

Abstract: A semiconductor structure comprising a semiconductor substrate, an electrically conductive level on the substrate and a metal fuse located at the conductive level wherein the fuse comprises a self-aligned dielectric etch stop layer thereon is provided along with processes for its fabrication.

公开(公告)号：DE69934357D1

公开(公告)日：2007-01-25

申请号：DE69934357

申请日：1999-06-17

Applicant: SIEMENS AG ,  IBM

Inventor： GAMBINO JEFFREY P ,  GRUENING ULRIKE ,  MANDELMAN JACK A ,  RADENS CARL J

IPC: H01L21/8242 ,  H01L27/108

Abstract: Trench capacitors are fabricated utilizing a method which results in a refractory metal salicide as a component of the trench electrode in a lower region of the trench. The salicide-containing trench electrode exhibits reduced series resistance compared to conventional trench electrodes of similar dimensions, thereby enabling reduced ground rule memory cell leats and/or reduced cell access time. The trench capacitors of the invention are especially useful as components of DRAM memory cells.

公开(公告)号：CA2719681C

公开(公告)日：2018-03-13

申请号：CA2719681

申请日：2009-05-05

Applicant: IBM

Inventor： ADKISSON JAMES W ,  ELLIS-MONAGHAN JOHN J ,  GAMBINO JEFFREY P ,  MUSANTE CHARLES F

IPC: H01L31/18 ,  H01L21/77 ,  H01L27/146

Abstract: Protuberances (5), having vertical (h) and lateral (p) dimensions less than the wavelength range of lights detectable by a photodiode (8), are formed at an optical interface between two layers having different refractive indices. The protuberances may be formed by employing self-assembling block copolymers that form an array of sub lithographic features of a first polymeric block component (112) within a matrix of a second polymeric block component (111). The pattern of the polymeric block component is transferred into a first optical layer (4) to form an array of nanoscale protuberances. Alternately, conventional lithography may be employed to form protuberances having dimensions less than the wavelength of light. A second optical layer is formed directly on the protuberances of the first optical layer. The interface between the first and second optical layers has a graded refractive index, and provides high transmission of light with little reflection.

公开(公告)号：DE112012003823T5

公开(公告)日：2014-08-07

申请号：DE112012003823

申请日：2012-07-18

Applicant: IBM

Inventor： CABRAL CYRIL JR ,  NOGAMI TAKESHI ,  GAMBINO JEFFREY P ,  HUANG QIANG ,  RODBELL KENNETH P

IPC: H01L21/28

Abstract: Eine Metallverbindungsstruktur und ein Verfahren zur Herstellung der Metallverbindungsstruktur. Mangan (Mn) wird in eine Kupfer(Cu)-Verbindungsstruktur eingebaut, um die Mikrostruktur zu modifizieren, um Bambusstil-Korngrenzen in Sub-90-nm-Technologien zu erreichen. Vorzugsweise sind die Bambuskörner durch Abstände von weniger als der „Blech”-Länge getrennt, so dass eine Kupfer(Cu)-Diffusion durch Korngrenzen vermieden wird. Das hinzugefügte Mn löst auch das Wachstum von Cu-Körnern herunter bis zu der unteren Fläche der Metallleitung aus, so dass eine echte Bambusmikrostruktur gebildet wird, welche bis zu der unteren Fläche reicht, und der Cu-Diffusionsmechanismus entlang Korngrenzen, die entlang der Länge der Metallleitung orientiert sind, eliminiert wird.

公开(公告)号：DE112011102131T5

公开(公告)日：2013-03-28

申请号：DE112011102131

申请日：2011-06-23

Applicant: IBM

Inventor： GAMBINO JEFFREY P ,  MURPHY WILLIAM J ,  PHILIPS BRETT A ,  MOON MATTHEW D ,  NAKOS JAMES S ,  PASTEL PAUL W

IPC: H01L21/02 ,  H01L21/8247 ,  H01L27/115

Abstract: Ferroelektrischer Kondensatormodule, Herstellungsverfahren und Entwurfsstrukturen. Das Herstellungsverfahren eines ferroelektrischen Kondensators beinhaltet das Ausbilden einer Barriereschicht auf einer Isolationsschicht (18) einer CMOS-Struktur (10). Das Verfahren beinhaltet weiterhin das Ausbilden einer oberen Platte (32) und einer untern Platte (28) über der Barriereschicht. Weiterhin beinhaltet das Verfahren das Ausbilden eines ferroelektrischen Materials (30) zwischen der oberen Platte (32) und der unteren Platte (28). Das Verfahren beinhaltet weiterhin die Ummantelung der Barriereschicht, der oberen Platte (32), der unteren Platte (28) und des ferroelektrischen Materials (30) mit einem Ummantelungsmaterial (36). Das Verfahren beinhaltet weiterhin das Ausbilden von Kontakten (20) mit der oberen Platte (32) und der unteren Platte (28) durch das Ummantelungsmaterial (36). Wenigstens der Kontakt (20) mit der oberen Platte (32) und ein Kontakt (20) mit einer Diffusion der CMOS-Struktur stehen durch eine gemeinsame Leitung in elektrischer Verbindung.

公开(公告)号：GB2368461B

公开(公告)日：2004-09-08

申请号：GB0113679

申请日：2001-06-06

Applicant: IBM

Inventor： BRONNER GARY B ,  GAMBINO JEFFREY P

IPC: H01L21/8234 ,  H01L21/28 ,  H01L29/423

Abstract: A method and structure for forming an integrated circuit chip having multiple-thickness gate dielectrics includes forming a gate dielectric layer over a substrate, forming a sacrificial layer over the gate dielectric layer, forming first openings through the sacrificial layer to expose the gate dielectric layer in the first openings, growing a first gate dielectric having a thickness greater than that of the gate dielectric layer in the first openings, depositing a first gate conductor above the first gate dielectric in the first openings, forming a second opening through the sacrificial layer to expose the gate dielectric layer in the second opening, and depositing a second gate conductor in the second opening.

公开(公告)号：GB2368461A

公开(公告)日：2002-05-01

申请号：GB0113679

申请日：2001-06-06

Applicant: IBM

Inventor： BRONNER GARY B ,  GAMBINO JEFFREY P

IPC: H01L21/8234 ,  H01L21/28 ,  H01L29/423

Abstract: A method for forming an integrated circuit chip having multiple-thickness gate dielectrics includes forming a gate dielectric, e.g. an oxide, layer 20 over a substrate 10, forming a sacrificial layer 21,30 over the gate dielectric layer, forming first openings (32, fig 3) through the sacrificial layer to expose the gate dielectric layer in the first openings, growing a first gate dielectric 40 having a thickness greater than that of the gate dielectric layer in the first openings, depositing a first gate conductor 60 above the first gate dielectric in the first openings, forming a second opening (71, fig 7) through the sacrificial layer to expose the gate dielectric layer in the second opening, and depositing a second gate conductor 81 in the second opening. Source and drain regions may be formed before or after the gates. This process allows the gate dielectrics to be formed without direct contact with resists. The gate dielectrics are therefore free of photoresists impurities.