公开(公告)号：DE112013000360T5

公开(公告)日：2014-08-28

申请号：DE112013000360

申请日：2013-01-14

Applicant: IBM

Inventor： CHENG KANGGUO ,  DORIS BRUCE B ,  LA TULIPE DOUGLAS C JR ,  KHAKIFIROOZ ALI

IPC: H01L21/336 ,  H01L29/78

Abstract: Eine Einheit umfasst ein Halbleiter-auf-Isolator(SOI)-Substrat (110). Ein Gate-Stapel auf dem SOI-Substrat (110) umfasst eine Gate-Dielektrikums-Schicht (185) und eine Gate-Leiter-Schicht (190). Low-k-Abstandhalter (175) befinden sich in Nachbarschaft zu der Gate-Dielektrikums-Schicht (185). Erhöhte Source/Drain(RSD)-Zonen (160) befinden sich in Nachbarschaft zu den Low-k-Abstandhaltern (175). Die Low-k-Abstandhalter (175) sind in eine Zwischenschichtdielektrikums(ILD)-Schicht (165) auf den RSD-Zonen (160) eingebettet.

公开(公告)号：GB2511247A

公开(公告)日：2014-08-27

申请号：GB201410067

申请日：2012-08-07

Applicant: IBM

Inventor： CHENG KANGGUO ,  ADAM THOMAS N ,  KHAKIFIROOZ ALI ,  REZNICEK ALEXANDER

IPC: H01L29/94 ,  H01L21/84 ,  H01L27/12 ,  H01L29/861

Abstract: An ETSOI transistor and a combination of capacitors, junction diodes, bank end contacts and resistors are respectively formed in a transistor and capacitor region thereof by etching through an ETSOI (20) and BOX (15) layers in a replacement gate HK/MG (80, 85) flow. The capacitor and other devices formation are compatible with an ETSOI replacement gate CMOS flow. A low resistance capacitor electrode makes it possible to obtain a high quality capacitor, and devices. The lack of topography during dummy gate (27) patterning are achieved by lithography in combination accompanied with appropriate etch.

公开(公告)号：DE112012001220T5

公开(公告)日：2014-06-26

申请号：DE112012001220

申请日：2012-01-16

Applicant: IBM

Inventor： KHAKIFIROOZ ALI ,  HAENSCH WILFRIED E ,  HARAN BALASUBRAMANIAN S ,  CHENG KANGGUO ,  DORIS BRUCE B ,  KULKARNI PRANITA

IPC: H01L21/28 ,  H01L21/336 ,  H01L29/78

Abstract: Eine übliche Schnittmaske wird eingesetzt, um ein Gate-Muster und ein lokales Zwischenverbindungsmuster derart zu definieren, dass lokale Zwischenverbindungsstrukturen und Gate-Strukturen mit einer Überlagerungsabweichung von Null relativ zueinander gebildet werden. Eine lokale Zwischenverbindungsstruktur kann in einer ersten horizontalen Richtung von einer Gate-Struktur lateral beabstandet sein und mit einer anderen Gate-Struktur in einer zweiten horizontalen Richtung in Kontakt sein, die sich von der ersten horizontalen Richtung unterscheidet. Des Weiteren kann eine Gate-Struktur so gebildet werden, dass sie kollinear mit einer lokalen Zwischenverbindungsstruktur ist, die an die Gate-Struktur angrenzt. Die lokalen Zwischenverbindungsstrukturen und die Gate-Strukturen werden mittels eines üblichen Damascene-Prozessschritts derart gebildet, dass die Oberseiten der Gate-Strukturen und der lokalen Zwischenverbindungsstrukturen koplanar zueinander sind.

公开(公告)号：GB2487492B

公开(公告)日：2014-06-11

申请号：GB201202931

申请日：2010-11-02

Applicant: IBM

Inventor： NING TAK HUNG ,  CAI JIN ,  YAU JENG-BANG ,  KHAKIFIROOZ ALI ,  DENNARD ROBERT HEATH

IPC: H01L21/84 ,  H01L27/12

公开(公告)号：DE112012000962T5

公开(公告)日：2013-11-21

申请号：DE112012000962

申请日：2012-01-26

Applicant: IBM

Inventor： KHAKIFIROOZ ALI ,  REZNICEK ALEXANDER ,  SADANA DEVENDRA K ,  SHAHIDI GHAVAM G ,  SHAHRJERDI DAVOOD ,  HEKMATSHOAR-TABARI BAHMAN

IPC: H01L21/00

Abstract: Ein Epitaxieverfahren umfasst das Bereitstellen (402) einer frei liegenden kristallinen Zone eines Substratmaterials. Silicium wird in einem Niedertemperaturverfahren epitaxial auf dem Substratmaterial abgeschieden (404), wobei eine Abscheidungstemperatur weniger als 500°C beträgt. Ein Quellengas wird mit einem Verdünnungsgas mit einem Gasverhältnis des Verdünnungsgases zum Quellengas von weniger als 1.000 verdünnt (408).

公开(公告)号：GB2486839B

公开(公告)日：2013-09-04

申请号：GB201204634

申请日：2010-09-08

Applicant: IBM

Inventor： CHENG KANGGUO ,  KHAKIFIROOZ ALI ,  DORIS BRUCE ,  SHAHIDI GHAVAM G

IPC: H01L29/78 ,  H01L21/336

Abstract: A high-performance semiconductor structure and a method of fabricating such a structure are provided. The semiconductor structure includes at least one gate stack, e.g., FET, located on an upper surface of a semiconductor substrate. The structure further includes a first epitaxy semiconductor material that induces a strain upon a channel of the at least one gate stack. The first epitaxy semiconductor material is located at a footprint of the at least one gate stack substantially within a pair of recessed regions in the substrate which are present on opposite sides of the at least one gate stack. A diffused extension region is located within an upper surface of said first epitaxy semiconductor material in each of the recessed regions. The structure further includes a second epitaxy semiconductor material located on an upper surface of the diffused extension region. The second epitaxy semiconductor material has a higher dopant concentration than the first epitaxy semiconductor material.

公开(公告)号：DE102013200549A1

公开(公告)日：2013-08-01

申请号：DE102013200549

申请日：2013-01-16

Applicant: IBM

Inventor： ADAM THOMAS N ,  CHENG KANGGUO ,  HE HONG ,  KHAKIFIROOZ ALI ,  LI JINGHONG ,  REZNICEK ALEXANDER

IPC: H01L21/335 ,  H01L21/205 ,  H01L21/822 ,  H01L21/8238 ,  H01L29/76

Abstract: Es wird eine verbesserte Silicium-Kohlenstoff-Dünnschichtstruktur offenbart. Die Dünnschichtstruktur enthält mehrere Schichten von Silicium-Kohlenstoff und Silicium. Die mehreren Schichten bilden Spannungsdünnschichtstrukturen, die einen erhöhten Austausch-Kohlenstoff-Gehalt aufweisen und zum Induzieren von Spannungen dienen, die die Trägermobilität für bestimmte Typen von Feldeffekttransistoren verbessern.

公开(公告)号：DE112010004414T5

公开(公告)日：2012-12-06

申请号：DE112010004414

申请日：2010-11-02

Applicant: IBM

Inventor： NING TAK HUNG ,  CAI JIN ,  KHAKIFIROOZ ALI ,  DENNARD HEATH ROBERT ,  YAU JENG-BANG

IPC: H01L21/84 ,  H01L27/12

Abstract: SOI-CMOS-Strukturen mit mindestens einer programmierbaren elektrisch potentialfreien Rückplatte werden bereitgestellt. Jede elektrisch potentialfreie Rückplatte ist individuell programmierbar. Die Programmierung kann durch die Injektion von Elektronen in jede leitende potentialfreie Rückplatte durchgeführt werden. Die Löschung der Programmierung kann durchgeführt werden, indem die Elektronen aus der potentialfreien Rückplatte ausgetunnelt werden. Mindestens eines von zwei Mitteln kann die Programmierung der elektrisch potentialfreien Rückplatte durchführen. Die beiden Mittel umfassen Fowler-Nordheim-Tunneln und die Injektion energiereicher Elektronen unter Verwendung eines SOI-pFET. Die Injektion der energiereichen Elektronen unter Verwendung eines pFET kann mit einer sehr viel niedrigeren Spannung als die Injektion durch Tunnelelektroneninjektion durchgeführt werden.