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    MULTI-SCHWELLENSPANNUNG FÜR NANOSHEET
    51.
    发明专利
    MULTI-SCHWELLENSPANNUNG FÜR NANOSHEET 未知

    公开(公告)号：DE102021130399A1

    公开(公告)日：2022-06-23

    申请号：DE102021130399

    申请日：2021-11-22

    Applicant: IBM

    Inventor： ZHANG JINGYUN ,  ANDO TAKASHI ,  LEE CHOONGHYUN ,  REZNICEK ALEXANDER

    IPC: H01L29/78 ,  H01L21/283 ,  H01L21/336 ,  H01L29/423

    Abstract: Eine Halbleiterstruktur, umfassend Nanosheet-Stapel auf einem Substrat, wobei jeder Nanosheet-Stapel sich abwechselnde Schichten eines Opfer-Halbleitermaterials und eines Halbleiterkanalmaterials aufweist, und eine kristallisierte Gate-Dielektrikumsschicht, welche die Halbleiterkanalschichten einer ersten Teilgruppe der Nanosheet-Stapel umgibt, eine Dipolschicht oben auf dem kristallisierten Gate-Dielektrikum und die Schichten des Halbleiterkanalmaterials der ersten Teilgruppe der Nanosheet-Stapel umgebend und ein durch ein diffundiertes Dipolmaterial modifiziertes Gate-Dielektrikum, welches die Halbleiterkanalschichten einer zweiten Teilgruppe der Nanosheet-Stapel umgibt. Ein Verfahren, umfassend Bilden von Nanosheet-Stapeln auf einem Substrat, wobei jeder Nanosheet-Stapel sich abwechselnde Schichten eines Opfer-Halbleitermaterials und eines Halbleiterkanalmaterials umfasst, Entfernen der Opfer-Halbleitermaterialschichten der Gruppe von Nanosheet-Stapeln, Bilden eines Gate-Dielektrikums, welches die Halbleiterkanalschichten der Nanosheet-Stapel umgibt, und Kristallisieren des Gate-Dielektrikums einer Teilgruppe der Nanosheet-Stapel.

    Nano-Streifen-Kanal-Transistor mit Back-Bias-Steuerung
    52.
    发明专利
    Nano-Streifen-Kanal-Transistor mit Back-Bias-Steuerung 未知

    公开(公告)号：DE102016204992A1

    公开(公告)日：2016-09-29

    申请号：DE102016204992

    申请日：2016-03-24

    Applicant: IBM

    Inventor： BALAKRISHNAN KARTHIK ,  CHENG KANGGUO ,  HASHEMI POUYA ,  REZNICEK ALEXANDER

    IPC: H01L29/78 ,  H01L21/336

    Abstract: Ausführungsformen der Erfindung beinhalten ein Verfahren zum Herstellen einer Nano-Streifen-Transistor-Einheit und die resultierende Struktur. Es wird eine Nano-Streifen-Transistor-Einheit bereitgestellt, die beinhaltet: ein Substrat, einen Nano-Streifen-Kanal, einen Kernbereich in der Mitte des Nano-Streifen-Kanals, ein Gate, das um den Nano-Streifen-Kanal herum ausgebildet ist, einen Abstandshalter, der auf jeder Seitenwand des Gates ausgebildet ist, sowie einen Source- und Drain-Bereich, der epitaxial benachbart zu jedem Abstandshalter gebildet ist. Der Kernbereich in der Mitte des Nano-Streifen-Kanals wird selektiv geätzt. Auf den freiliegenden Teilbereichen des Nano-Streifen-Kanals wird ein dielektrisches Material abgeschieden. Ein Bereich für eine Back-Bias-Steuerung wird auf dem dielektrischen Material innerhalb des Kerns des Nano-Streifen-Kanals und auf dem Substrat benachbart zu der Nano-Streifen-Transistor-Einheit gebildet. In dem Bereich für eine Back-Bias-Steuerung wird ein Metallkontakt gebildet.

    III-V-VERBINDUNGS-UND GERMANIUMVERBINDUNGS-NANODRAHTAUFHÄNGUNG MIT GERMANIUM ENTHALTENDER FREIGABESCHICHT
    53.
    发明专利
    III-V-VERBINDUNGS-UND GERMANIUMVERBINDUNGS-NANODRAHTAUFHÄNGUNG MIT GERMANIUM ENTHALTENDER FREIGABESCHICHT 未知

    公开(公告)号：DE102016105373A1

    公开(公告)日：2016-09-29

    申请号：DE102016105373

    申请日：2016-03-22

    Applicant: IBM

    Inventor： COHEN GUY M ,  LAUER ISAAC ,  REZNICEK ALEXANDER ,  SLEIGHT JEFFREY W

    IPC: H01L21/8238 ,  H01L21/02 ,  H01L21/8258 ,  H01L27/092 ,  H01L29/06 ,  H01L29/26 ,  H01L29/775

    Abstract: Eine Einheit, umfassend: eine Substratschicht; eine erste Gruppe von Source/Drain-Komponente(n), welche eine nFET(Feldeffekttransistor des n-Typs)-Zone definiert; eine zweite Gruppe von Source/Drain-Komponente(n), welche eine pFET(Feldeffekttransistor des p-Typs)-Zone definiert; einen ersten aufgehängten Nanodraht, der zumindest teilweise über der Substratschicht in der nFET-Zone aufgehängt ist und aus III-V-Material hergestellt ist; und einen zweiten aufgehängten Nanodraht, der zumindest teilweise über der Substratschicht in der pFET-Zone aufgehängt ist und aus Germanium enthaltendem Material hergestellt ist. In einigen Ausführungsformen werden der erste aufgehängte Nanodraht und der zweite aufgehängte Nanodraht durch Hinzufügen geeigneter Nanodrahtschichten oben auf einer Germanium enthaltenden Freigabeschicht und anschließendes Entfernen der Germanium enthaltenden Freigabeschichten hergestellt, so dass die Nanodrähte aufgehängt sind.

    Semiconductor devices having fin structures, and methods of forming semiconductor devices having fin structures
    55.
    发明专利
    Semiconductor devices having fin structures, and methods of forming semiconductor devices having fin structures 未知

    公开(公告)号：GB2516194A

    公开(公告)日：2015-01-14

    申请号：GB201419623

    申请日：2013-04-17

    Applicant: IBM

    Inventor： ADAM THOMAS N ,  CHENG KANGGUO ,  KHAKIFIROOZ ALI ,  REZNICEK ALEXANDER

    IPC: G06F17/30 ,  G06Q30/02 ,  G06Q40/02

    Abstract: A semiconductor device including at least two fin structures on a substrate surface and a functional gate structure present on the at least two fin structures. The functional gate structure includes at least one gate dielectric that is in direct contact with at least the sidewalls of the two fin structures, and at least one gate conductor on the at least one gate dielectric. The sidewall of the gate structure is substantially perpendicular to the upper surface of the substrate surface, wherein the plane defined by the sidewall of the gate structure and a plane defined by an upper surface of the substrate surface intersect at an angle of 90° +/- 5°. An epitaxial semiconductor material is in direct contact with the at least two fin structures.

    Halbleitereinheiten mit Finnenstrukturen und Verfahren zum Ausbilden von Halbleitereinheiten mit Finnenstrukturen
    56.
    发明专利
    Halbleitereinheiten mit Finnenstrukturen und Verfahren zum Ausbilden von Halbleitereinheiten mit Finnenstrukturen 未知

    公开(公告)号：DE112013000813T5

    公开(公告)日：2014-12-04

    申请号：DE112013000813

    申请日：2013-04-17

    Applicant: IBM

    Inventor： KHAKIFIROOZ ALI ,  CHENG KANGGUO ,  ADAM THOMAS N ,  REZNICEK ALEXANDER

    IPC: H01L21/336 ,  H01L29/78

    Abstract: Eine Halbleitereinheit, die zumindest zwei Finnenstrukturen auf einer Substratfläche und eine funktionale Gate-Struktur beinhaltet, die sich auf den zumindest zwei Finnenstrukturen befindet. Die funktionale Gate-Struktur beinhaltet zumindest ein Gate-Dielektrikum, das zumindest mit den Seitenwänden der beiden Finnenstrukturen in direktem Kontakt steht, und zumindest einen Gate-Leiter auf dem zumindest einen Gate-Dielektrikum. Die Seitenwand der Gate-Struktur ist im Wesentlichen senkrecht zu der oberen Fläche der Substratfläche, wobei sich die Ebene, die durch die Seitenwand der Gate-Struktur definiert wird, und eine Ebene, die durch eine obere Fläche der Substratfläche definiert wird, in einem Winkel von 90° +/– 5° schneiden. Ein epitaktisches Halbleitermaterial steht mit den zumindest zwei Finnenstrukturen in direktem Kontakt.

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