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    VORRICHTUNG UND VERFAHREN ZUM AUSFÜHREN EINES STABILEN SORTIERVORGANGS MIT KURZER LATENZ
    52.
    发明专利
    VORRICHTUNG UND VERFAHREN ZUM AUSFÜHREN EINES STABILEN SORTIERVORGANGS MIT KURZER LATENZ 未知

    公开(公告)号：DE102020131852A1

    公开(公告)日：2021-09-23

    申请号：DE102020131852

    申请日：2020-12-01

    Applicant: INTEL CORP

    Inventor： MANDAL SAIKAT ,  SURTI PRASOONKUMAR ,  WOOP SVEN

    IPC: G06F7/02 ,  G06F15/80 ,  G06T1/20

    Abstract: Vorrichtung und Verfahren zum Sortieren mit kurzer Latenz. Beispielsweise weist eine Ausführungsform eines Prozessors auf: eine Eingabeschaltung zum Empfangen eines Satzes von N Eingabewerten, die in einer Sortierreihenfolge sortiert werden sollen; Vergleichsschaltungen zum parallelen Vergleichen von jedem Eingabewert mit allen anderen Eingabewerten zum Erzeugen von mindestens N*(N-1)/2 Vergleichsergebniswerten; Matrixerzeugungsschaltungen und/oder -logik zum Erzeugen einer Ergebnismatrix mit einer Zeile, die mit jedem Eingabewert assoziiert ist, wobei mehrere Bits in jeder Zeile Vergleichsergebniswerte aufweisen, die Ergebnisse von Vergleichen mit anderen Eingabewerten anzeigen, wobei eine erste Region der Ergebnismatrix einen ersten Satz von Bits speichern soll, die die N*(N-1)/2 Vergleichsergebniswerte aufweisen, und eine zweite Region der Ergebnismatrix, gegenüber der ersten Region, einen zweiten Satz von Bits speichern soll, die eine Umkehrung der N*(N-1)/2 Vergleichsergebniswerte aufweisen; eine parallele Addiererschaltung zum Ausführen von parallelen Additionen der Bits in jeder Zeile zum Erzeugen von N eindeutigen Ergebniswerten; und Sortierschaltungen zum Indizieren in die N eindeutigen Ergebniswerte zum Rückführen der Sortierreihenfolge.

    VORRICHTUNG UND VERFAHREN FÜR ASYNCHRONES RAYTRACING
    53.
    发明专利
    VORRICHTUNG UND VERFAHREN FÜR ASYNCHRONES RAYTRACING 未知

    公开(公告)号：DE102020132557A1

    公开(公告)日：2021-09-16

    申请号：DE102020132557

    申请日：2020-12-08

    Applicant: INTEL CORP

    Inventor： SURTI PRASOONKUMAR ,  APPU ABHISHEK R ,  VAIDYANATHAN KARTHIK ,  MANDAL SAIKAT ,  NORRIS MICHAEL

    IPC: G06T1/60 ,  G06T15/06

    Abstract: Vorrichtung und Verfahren für asynchrone Raytracing. Zum Beispiel weist eine Ausführungsform eines Prozessors auf: einen Begrenzungsvolumenhierarchie-(BVH) Generator zum Konstruieren einer BVH, aufweisend mehrere hierarchisch angeordnete Knoten, aufweisend einen Wurzelknoten, mehrere interne Knoten und mehrere Blattknoten, aufweisend Primitive, wobei jeder interne Knoten einen Kindknoten an entweder dem Wurzelknoten oder einem anderen internen Knoten aufweist und jeder Blattknoten einen Kindknoten an einem internen Knoten aufweist; eine erste Datenspeicherbank, die als eine erste Vielzahl von Einträgen anzuordnen ist; eine zweite Datenspeicherbank, die als eine zweite Vielzahl von Einträgen anzuordnen ist, wobei jeder Eintrag der ersten Vielzahl von Einträgen und der zweiten Vielzahl von Einträgen einen Strahl speichern soll, der die BVH durchqueren soll; eine Zuordnungsschaltung zum Verteilen eines eingehenden Strahls zu entweder der ersten Datenspeicherbank oder der zweiten Datenspeicherbank basierend auf einer relativen Anzahl von Strahlen, die derzeit in der ersten und zweiten Datenspeicherbank gespeichert sind; und Querungsschaltkreis zum Wechseln zwischen Auswahl eines nächsten Strahls aus der ersten Datenspeicherbank und der zweiten Datenspeicherbank, wobei der Querungsschaltkreis den nächsten Strahl durch die BVH queren lässt, indem er einen nächsten BVH-Knoten von einer Oberseite eines BVH-Knotenstapels liest und bestimmt, ob der nächste Strahl den nächsten BVH-Knoten kreuzt.

    Vorrichtung und Verfahren zur Drosselung einer Raytracing-Pipeline
    54.
    发明专利
    Vorrichtung und Verfahren zur Drosselung einer Raytracing-Pipeline 未知

    公开(公告)号：DE102020132377A1

    公开(公告)日：2021-09-16

    申请号：DE102020132377

    申请日：2020-12-07

    Applicant: INTEL CORP

    Inventor： APPU ABHISHEK ,  RANGANATHAN VASANTH ,  RAY JOYDEEP ,  SURTI PRASOONKUMAR ,  VAIDYANATHAN KARTHIK

    IPC: G06T1/60 ,  G06T15/06

    Abstract: Vorrichtung und Verfahren zur Stapeldrosselung. Eine Ausführungsform der Vorrichtung umfasst zum Beispiel: Ausführungsschaltungen, die eine Vielzahl von Funktionseinheiten umfassen, um eine Vielzahl von Strahlen-Shadern auszuführen und eine Vielzahl von Primärstrahlen und eine entsprechende Vielzahl von Strahlennachrichten zu erzeugen; einen First-In-First-Out(FIFO)-Puffer, um die von den EUs erzeugten Strahlennachrichten in eine Warteschlange zu stellen; einen Cache-Speicher zum Speichern eines oder mehrerer der Vielzahl von Primärstrahlen; einen speichergesicherten Stapel zum Speichern einer ersten Teilmenge der Vielzahl von Strahlnachrichten in einer entsprechenden Anzahl von Einträgen; eine Schaltung zur Verwaltung eines speichergesicherten Stapels, um entweder eine zweite Teilmenge der Vielzahl von Strahlennachrichten in dem speichergesicherten Stapel zu speichern oder die eine oder mehrere der zweiten Teilmenge der Vielzahl von Strahlennachrichten in einem Speicher-Subsystem vorübergehend zu speichern, mindestens teilweise basierend auf einer Anzahl von Einträgen, die derzeit von Strahlennachrichten in dem speichergesicherten Stapel belegt sind; und eine Strahlentraversierungsschaltung zum Lesen einer nächsten Strahlennachricht aus dem speichergesicherten Stapel, zum Abrufen eines nächsten Primärstrahls, der durch die Strahlennachricht identifiziert wird, aus dem Cache-Speicher oder einem Speicher-Subsystem und zum Durchführen von Traversierungsoperationen an dem nächsten Primärstrahl.

    SYSTEME UND VERFAHREN ZUM VERMEIDEN DOPPELTER VERARBEITUNG WÄHREND DER ERZEUGUNG EINER PROZEDURALEN TEXTUR
    56.
    发明专利
    SYSTEME UND VERFAHREN ZUM VERMEIDEN DOPPELTER VERARBEITUNG WÄHREND DER ERZEUGUNG EINER PROZEDURALEN TEXTUR 未知

    公开(公告)号：DE102020113945A1

    公开(公告)日：2020-12-24

    申请号：DE102020113945

    申请日：2020-05-25

    Applicant: INTEL CORP

    Inventor： WROSZ IZAJASZ PIOTR ,  JANCZAK TOMASZ ,  SURTI PRASOONKUMAR

    IPC: G06T1/20 ,  G06T15/00

    Abstract: Es werden Systeme und Verfahren zum Vermeiden zusätzlicher Verarbeitung während der Erzeugung einer prozeduralen Textur offenbart. In einer Ausführungsform enthält ein Graphikprozessor einen Speicher, um die Graphikdaten und die Steuerdaten einer prozeduralen Textur zu speichern. Eine „Texel“-Schattierer-Abfertigungsschaltungsanordnung ist an den Speicher gekoppelt. Die „Texel“-Schattierer-Abfertigungsschaltungsanordnung ist konfiguriert, die Kohärenz zwischen dem lokalen Speicher der „Texel“-Schattierer-Abfertigungsschaltungsanordnung während der Erzeugung der prozeduralen Textur über eine Kommunikation mit der prozeduralen Textur aufrechtzuerhalten, um eine Überschattierung zu vermeiden.

    Arbeitsspeicherkomprimierungs-Hashmechanismus
    57.
    发明专利
    Arbeitsspeicherkomprimierungs-Hashmechanismus 未知

    公开(公告)号：DE102020104651A1

    公开(公告)日：2020-09-24

    申请号：DE102020104651

    申请日：2020-02-21

    Applicant: INTEL CORP

    Inventor： APPU ABHISHEK ,  KOKER ALTUG ,  RAY JOYDEEP ,  COORAY NIRANJAN ,  SURTI PRASOONKUMAR ,  KAMMA SUDHAKAR ,  RANGANATHAN VASANTH

    IPC: G06T1/60 ,  G06F13/38

    Abstract: Es wird eine Einrichtung zum Ermöglichen einer Arbeitsspeicherdatenkomprimierung offenbart. Die Einrichtung enthält einen Arbeitsspeicher und weist eine Vielzahl von Bänken, um Hauptdaten und mit den Hauptdaten assoziierte Metadaten zu speichern, und eine Arbeitsspeicherverwaltungseinheit (MMU) auf, die an die Vielzahl von Bänken gekoppelt ist, um eine Hashfunktion durchzuführen, um auf virtuelle Adresspositionen im Arbeitsspeicher zeigende Indizes für die Hauptdaten und Metadaten zu berechnen und die virtuellen Metadaten-Adresspositionen anzupassen, um jede angepasste virtuelle Metadaten-Adressposition in einer Bank zu speichern, die die assoziierten Hauptdaten speichert.

    EINRICHTUNG UND VERFAHREN FÜR OPTIMIERTES KACHELBASIERTES RENDERING
    59.
    发明专利
    EINRICHTUNG UND VERFAHREN FÜR OPTIMIERTES KACHELBASIERTES RENDERING 未知

    公开(公告)号：DE112017004077T5

    公开(公告)日：2019-08-22

    申请号：DE112017004077

    申请日：2017-08-15

    Applicant: INTEL CORP

    Inventor： SURTI PRASOONKUMAR ,  AKENINE-MOLLER TOMAS G ,  COWPERTHWAITE DAVID ,  TIAN KEVIN ,  DOYLE PETER ,  INSKO BRENT E ,  LAKE ADAM T

    IPC: G06T15/00 ,  G06T1/20 ,  G06T1/60

    Abstract: Eine Einrichtung und ein Verfahren für eine virtuelle Realität werden für das kachelbasierte Rendering beschrieben. Beispielsweise umfasst eine Ausführungsform einer Einrichtung: einen Satz von On-Chip-Geometriepuffern, der einen ersten Puffer zum Speichern von Geometriedaten und einen Satz von Zeigerpuffern zum Speichern von Zeigern auf den Geometriedaten enthält; ein kachelbasiertes Sofortmodus-Rendering(TBIMR)-Modul, um ein kachelbasiertes Sofortmodus-Rendering unter Verwendung von Geometriedaten und Zeigern, die in dem Satz von On-Chip-Geometriepuffern gespeichert sind, durchzuführen; eine Überlaufschaltung, um zu bestimmen, wann die On-Chip-Geometriepuffer überzeichnet sind und ansprechend zusätzliche Geometriedaten und/oder Zeiger auf einen Off-Chip-Speicher auszuschütten; und einen Prefetcher, um damit zu beginnen, die Geometriedaten aus dem Off-Chip-Speicher im Voraus abzurufen, wenn innerhalb der On-Chip-Geometriepuffer Platz frei wird, wobei das TBIMR-Modul das kachelbasierte Sofortmodus-Rendering unter Verwendung der aus dem Off-Chip-Speicher im Voraus abgerufenen Geometriedaten durchführen soll.

    CACHE- UND KOMPRIMIERUNGSINTEROPERABILITÄT IN EINER GRAFIKPROZESSORPIPELINE
    60.
    发明专利
    CACHE- UND KOMPRIMIERUNGSINTEROPERABILITÄT IN EINER GRAFIKPROZESSORPIPELINE 未知

    公开(公告)号：DE112017004246T5

    公开(公告)日：2019-05-23

    申请号：DE112017004246

    申请日：2017-07-26

    Applicant: INTEL CORP

    Inventor： AKENINE-MOLLER TOMAS G ,  SURTI PRASOONKUMAR ,  KOKER ALTUG ,  PUFFER DAVID ,  NILSSON JIM K

    IPC: G06T1/60 ,  G06T1/20 ,  G06T9/00

    Abstract: Hierin beschrieben sind mehrere Ausführungsformen, die verbessertes Datencachen in Kombination mit adaptiver und dynamischer Komprimierung bereitstellen, um die Speichereffizienz zu erhöhen und die Übertragungsbandbreite der Daten während der Ein- und Ausgabe aus einer GPU verringern. Die hierin beschriebenen Techniken können die Notwendigkeit des Zugriffs auf Speicher außerhalb des Chips verhindern, was zu verbesserter Leistung und verringerter Energie für die GPU-Operationen führt. Eine Ausführungsform sieht eine Grafikverarbeitungsvorrichtung vor, die eine Shader-Engine; einen oder mehrere Cachespeicher; Cachesteuerlogik zur Steuerung von mindestens einem des einen oder der mehreren Cachespeicher; und eine Codec-Einheit, die mit dem einen oder den mehreren Cachespeichern verbunden ist, umfasst, wobei die Codec-Einheit konfigurierbar ist, nach dem Speichern auf oder der Auslagerung von dem einen oder den mehreren Cachespeichern eine verlustfreie Komprimierung von Oberflächendaten mit reinem Lesezugriff auszuführen.

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