公开(公告)号：KR101749056B1

公开(公告)日：2017-07-04

申请号：KR1020100084971

申请日：2010-08-31

Applicant: 삼성전자주식회사

Inventor： 박광민 ,  황기현 ,  최한메 ,  유동철 ,  이주열

IPC: H01L27/115 ,  H01L29/792

CPC classification number: H01L27/11582 ,  H01L27/1157

Abstract: 3차원반도체장치가제공된다. 이장치는기판상에적층된복수개의도전패턴들, 상기도전패턴들을관통하는반도체패턴, 및상기반도체패턴과상기도전패턴들의측벽들사이에배치되는터널절연막, 전하저장막, 및블록킹절연막을포함하되, 상기터널절연막은상기반도체패턴의측벽을따라수직적으로연장되고, 상기블록킹절연막은상기도전패턴들각각의측벽상에서상면및 하면상으로수평적으로연장될수 있다.

Abstract translation: 提供三维半导体器件。 该器件包括堆叠在衬底上的多个导电图案，穿透导电图案的半导体图案以及设置在半导体图案与导电图案的侧壁之间的隧道绝缘层，电荷存储层和阻挡绝缘层， 隧道绝缘层沿着半导体图案的侧壁垂直延伸，并且阻挡绝缘层可以在导电图案的侧壁上的顶表面和底表面上水平地延伸。

公开(公告)号：KR1020170035629A

公开(公告)日：2017-03-31

申请号：KR1020150134754

申请日：2015-09-23

Applicant: 삼성전자주식회사

Inventor： 손용훈 ,  여차동 ,  최한메 ,  김경현 ,  남필욱 ,  박광철 ,  손연실 ,  이진이 ,  정원봉

IPC: H01L27/115

CPC classification number: H01L23/5226 ,  H01L21/76816 ,  H01L21/76877 ,  H01L27/11565 ,  H01L27/1157 ,  H01L27/11575 ,  H01L27/11582

Abstract: 수직형메모리장치는기판, 기판의상면에대해수직방향으로연장하는복수의채널들, 채널들을감싸며수직방향으로서로이격되어적층되는복수의비금속게이트패턴들, 비금속게이트패턴들각각을둘러싸며상기수직방향으로서로이격되어적층되는복수의금속게이트패턴들을포함한다. 비금속게이트패턴및 금속게이트패턴의조합에의해수직형메모리장치의기계적, 전기적안정성이향상될수 있다.

Abstract translation: 垂直存储器件包括：衬底;在与衬底的上表面垂直的方向上延伸的多个沟道;围绕沟道且在垂直方向上彼此堆叠的多个非金属栅极图案; 并且多个金属栅极图案在栅电极的方向上彼此堆叠并间隔开。 非金属栅极图案和金属栅极图案的组合可以改善垂直存储器件的机械和电气稳定性。

公开(公告)号：KR1020170031290A

公开(公告)日：2017-03-21

申请号：KR1020150128353

申请日：2015-09-10

Applicant: 삼성전자주식회사

Inventor： 김중호 ,  김비오 ,  김형준 ,  손영선 ,  신수진 ,  안재영 ,  윤주미 ,  최한메

IPC: H01L27/115

CPC classification number: H01L27/11582 ,  H01L21/28282 ,  H01L27/11565 ,  H01L27/11568 ,  H01L29/7926

Abstract: 본발명의실시예에따른반도체장치는, 기판상에수직하게적층되는게이트전극들, 및게이트전극들을관통하여기판에수직하게연장되며, 게이트유전층및 채널영역이배치되는채널홀들을포함한다. 게이트유전층은복수의층들로이루어지고, 복수의층들중 적어도하나는복수의지점들에서서로다른두께를갖는다.

Abstract translation: 根据本发明实施例的半导体器件包括垂直堆叠在衬底上的栅极电极和垂直于衬底延伸穿过栅极电极并且其中设置栅极电介质层和沟道区的沟道孔。 栅极介电层由多个层组成，多个层中的至少一个在多个点处具有不同的厚度。

公开(公告)号：KR101688604B1

公开(公告)日：2016-12-23

申请号：KR1020100064411

申请日：2010-07-05

Applicant: 삼성전자주식회사

Inventor： 박찬진 ,  황기현 ,  유동철 ,  양준규 ,  민경진 ,  공유철 ,  최한메

IPC: H01L21/8247 ,  H01L27/115

CPC classification number: H01L29/788 ,  H01L23/5384 ,  H01L27/11551 ,  H01L27/11556 ,  H01L27/11578 ,  H01L29/66825 ,  H01L29/66833 ,  H01L29/7889 ,  H01L29/792 ,  H01L29/7926 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 3차원반도체장치및 그제조방법이제공된다. 이장치는수직하게차례로적층된주형막들, 적층된주형막들사이에배치되는도전패턴, 적층된주형막들을수직하게관통하는플러깅패턴, 도전패턴과플러깅패턴사이에배치되는중간개재패턴, 그리고중간개재패턴에의해수직하게분리되면서주형막들과플러깅패턴사이에배치되는보호막패턴들을포함한다.

Abstract translation: 提供三维半导体器件。 该装置可以包括垂直和顺序堆叠的模具层，堆叠的模具层之间的导电图案，垂直穿过堆叠的模具层的插入图案，导电图案和插入图案之间的中间图案，以及模具层之间的保护层图案 和封堵图案，其中保护层图案由中间图案分离。

公开(公告)号：KR1020130077186A

公开(公告)日：2013-07-09

申请号：KR1020110145765

申请日：2011-12-29

Applicant: 삼성전자주식회사

Inventor： 강종훈 ,  김태곤 ,  최한메 ,  조은영 ,  강곤수 ,  강성호 ,  허성호

IPC: H01L21/324

CPC classification number: H01L21/324 ,  H01L21/67115 ,  H01L21/67288 ,  H01L21/681 ,  H01L22/10 ,  H01L22/12 ,  H01L22/20

Abstract: PURPOSE: A wafer heat treating method is provided to prevent a wafer from breaking by performing a rapid heat treatment process after arranging the wafer in order not to position the defect of the wafer at an uneven temperature gradient area in a process chamber. CONSTITUTION: A defect of a wafer is detected. The wafer is arranged in order to position the defect at remaining areas except uneven temperature gradient areas in a process chamber (400). The wafer is rapidly heat-treated in the process chamber. The process chamber has a hexahedron shape of a rectangular cross section. The uneven temperature gradient areas are corner areas of the rectangular cross section.

Abstract translation: 目的：提供晶片热处理方法，以便在布置晶片之后执行快速热处理工艺以防止晶片破裂，以便不将晶片的缺陷定位在处理室中不均匀的温度梯度区域。 构成：检测到晶片缺陷。 布置晶片以将缺陷定位在处理室（400）中除了不均匀的温度梯度区域之外的其余区域。 晶片在处理室中快速热处理。 处理室具有矩形横截面的六面体形状。 不均匀的温度梯度区域是矩形横截面的拐角区域。

公开(公告)号：KR1020130007255A

公开(公告)日：2013-01-18

申请号：KR1020110064867

申请日：2011-06-30

Applicant: 삼성전자주식회사

Inventor： 윤준호 ,  유영섭 ,  민경진 ,  최한메 ,  구봉진 ,  양상렬 ,  김기철 ,  우상윤 ,  한제우 ,  박태진 ,  오정민 ,  임종성 ,  장용문 ,  이지은

IPC: H01L21/8242 ,  H01L27/108

CPC classification number: H01L28/90 ,  H01L27/10852

Abstract: PURPOSE: A method for manufacturing a semiconductor device is provided to prevent material reaction between a sacrificial layer and a bottom electrode by forming a conformal silicide preventing layer in the inner wall of an opening part. CONSTITUTION: A sacrificial layer(151,153) and a support layer(152,154) are successively laminated on a composite layer(150). The composite layer is formed on a substrate(100). A plurality of opening passing through the composite layer are formed. The opening unit exposes a lower contact plug(130) via the composite layer and an etch stop layer(140). A bottom electrode(180) is formed in the plurality of opening parts. A part of a support layer and a part or the entire of the sacrificial layer are removed. A silicide preventing layer(170) is formed in the inner wall of the opening part.

Abstract translation: 目的：提供一种用于制造半导体器件的方法，以通过在开口部的内壁中形成保形硅化物防止层来防止牺牲层与底部电极之间的材料反应。 构成：牺牲层（151,153）和支撑层（152,154）依次层压在复合层（150）上。 复合层形成在基板（100）上。 形成穿过复合层的多个开口。 打开单元通过复合层和蚀刻停止层（140）暴露下接触塞（130）。 底部电极（180）形成在多个开口部分中。 支撑层的一部分和牺牲层的一部分或全部被去除。 在开口部的内壁形成硅化物防止层（170）。

公开(公告)号：KR1020120121746A

公开(公告)日：2012-11-06

申请号：KR1020110039721

申请日：2011-04-27

Applicant: 삼성전자주식회사

Inventor： 양준규 ,  남필욱 ,  황기현 ,  안재영 ,  최한메 ,  김비오

IPC: H01L21/8247 ,  H01L27/115

CPC classification number: H01L29/7926 ,  H01L27/11582 ,  H01L29/66757 ,  H01L29/66765 ,  H01L29/66833 ,  H01L21/823487

Abstract: PURPOSE: A method for manufacturing a semiconductor device is provided to reduce surface damage to poly-crystal silicon by forming a buffer layer on silicone and then thermally processing the buffer layer using halogen gas. CONSTITUTION: A buffer layer is formed on a channel region(230). The channel region is heat-treated using gas which includes a halogen element. The buffer layer is removed after heat treatment. A gate insulating layer(220) is formed on the channel region. A gate electrode(210) is formed on the gate insulating layer.

Abstract translation: 目的：提供一种制造半导体器件的方法，通过在硅树脂上形成缓冲层，然后使用卤素气体对缓冲层进行热处理，以减少对多晶硅的表面损伤。 构成：在沟道区（230）上形成缓冲层。 使用包含卤素元素的气体对通道区域进行热处理。 缓冲层在热处理后被去除。 在沟道区上形成栅极绝缘层（220）。 栅电极（210）形成在栅极绝缘层上。

公开(公告)号：KR1020120048791A

公开(公告)日：2012-05-16

申请号：KR1020100110153

申请日：2010-11-08

Applicant: 삼성전자주식회사

Inventor： 유동철 ,  박찬진 ,  황기현 ,  최한메 ,  이준석

IPC: H01L21/8247 ,  H01L27/115

CPC classification number: H01L27/11582 ,  H01L27/105 ,  H01L27/11573 ,  H01L27/11575 ,  H01L21/28282 ,  H01L21/823487

Abstract: PURPOSE: A method for manufacturing a vertical semiconductor device is provided to uniformly maintain the electrical characteristic of a selection transistor on a top portion by forming vertical channels to have a uniform height. CONSTITUTION: A first etch stop layer pattern(106a) and a pad oxide film pattern are formed on a substrate(100) of a peri region. A first preliminary mold structure is formed on a substrate of a cell region. The first preliminary mold structure comprises sacrificial layer patterns(121a,121b,121c) and interlayer dielectric film patterns(123a,123b,123c). A dielectric material layer(124) is filled to cover the first preliminary mold structure. A second preliminary mold structure is formed on the dielectric material layer.

Abstract translation: 目的：提供一种用于制造垂直半导体器件的方法，通过形成垂直沟道以使其均匀地保持在顶部上的选择晶体管的电特性。 构成：在周边区域的基板（100）上形成第一蚀刻停止层图案（106a）和焊盘氧化膜图案。 在单元区域的基板上形成第一初步模具结构。 第一初步模具结构包括牺牲层图案（121a，121b，121c）和层间绝缘膜图案（123a，123b，123c）。 介电材料层（124）被填充以覆盖第一初步模具结构。 在电介质材料层上形成第二初步模具结构。

公开(公告)号：KR1020120015884A

公开(公告)日：2012-02-22

申请号：KR1020100078387

申请日：2010-08-13

Applicant: 삼성전자주식회사

Inventor： 이주열 ,  최한메 ,  유동철 ,  제영종 ,  황기현

IPC: H01L27/115 ,  H01L21/8247 ,  H01L29/78 ,  H01L21/335

CPC classification number: H01L27/11578 ,  H01L27/11582 ,  H01L29/7926 ,  H01L21/823475 ,  H01L21/823487 ,  H01L29/7802

Abstract: PURPOSE: A semiconductor device including a vertical channel pattern is provided to seclude oxidant of a wet oxidation process to penetrate into a channel region of a transistor by using an insulating pattern which contacts with a semiconductor substrate. CONSTITUTION: A first cell string(CSTR0) comprises first to third insulating patterns(15,35,55) and a first and conductive pattern(115). A channel hole(60) passes through the conductive pattern. A data storage pattern(75), a vertical channel pattern(84), and a filling pattern(94) are located on the sidewall of the conductive pattern. A concave part(105) is formed on a semiconductor substrate(3) which is contiguous to the first cell string. The concave part is recessed as the predetermined depth(D) from a major surface(MS) of the semiconductor substrate.

Abstract translation: 目的：提供一种包括垂直沟道图案的半导体器件，以通过使用与半导体衬底接触的绝缘图案来防止湿式氧化过程的氧化剂渗入晶体管的沟道区。 构成：第一单元串（CSTR0）包括第一至第三绝缘图案（15,35,55）和第一导电图案（115）。 通道孔（60）穿过导电图案。 数据存储图案（75），垂直沟道图案（84）和填充图案（94）位于导电图案的侧壁上。 在与第一电池串相邻的半导体衬底（3）上形成凹部（105）。 凹部从半导体基板的主表面（MS）凹入预定深度（D）。

公开(公告)号：KR1020110134160A

公开(公告)日：2011-12-14

申请号：KR1020100053992

申请日：2010-06-08

Applicant: 삼성전자주식회사

Inventor： 채수두 ,  황기현 ,  최한메 ,  양준규 ,  김병주

IPC: H01L21/8247 ,  H01L27/115

CPC classification number: H01L27/101 ,  H01L27/0688 ,  H01L27/2409 ,  H01L27/249 ,  H01L45/1226 ,  H01L45/1633 ,  H01L21/823431

Abstract: PURPOSE: A method for manufacturing a non-voltage memory device is provided to freely adjust the bonding thickness of a semiconductor diode, thereby increasing the performance of a resistant memory cell. CONSTITUTION: A semiconductor layer(10) and a cover insulating layer(20) are formed on a substrate(1). An opening exposes the semiconductor layer in the cover insulating layer. A first conductive impurity is injected into a part of the semiconductor layer to form a reserved first conductive area. A spacer layer(32) covers the top of the reserved first conductive area and a side of an opening of a cover insulating layer. A first conductive area(14) is formed by eliminating a part of the reserved first conductive area.

Abstract translation: 目的：提供一种用于制造非电压存储器件的方法，用于自由地调节半导体二极管的结合厚度，从而提高耐性存储单元的性能。 构成：在基板（1）上形成半导体层（10）和盖绝缘层（20）。 开口使覆盖绝缘层中的半导体层露出。 将第一导电杂质注入到半导体层的一部分中以形成保留的第一导电区域。 间隔层（32）覆盖保留的第一导电区域的顶部和覆盖绝缘层的开口的一侧。 通过消除保留的第一导电区域的一部分来形成第一导电区域（14）。