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公开(公告)号：KR100231704B1
公开(公告)日：1999-11-15
申请号：KR1019960054819
申请日：1996-11-18
Applicant: 한국전자통신연구원
IPC: H01L29/772 , H01L21/335
Abstract: 본 발명은 갈륨비소(GaAs) 마이크로 웨이브 반도체 장치중 증가형 모드와 공핍형 모드 금속-반도체 전계효과 트랜지스터(E-MESFET 및 D-MESFET) 제조용 기판 구조 및 제조 방법에 관한 것으로, 항복전압의 향상을 위하여 표면층에 도핑되지 않은 갈륨비소 캡층과 기판 성장시 활성층 사이에 원하는 깊이로 얇은 식각 멈춤층을 삽입하고, 식각 공정에서 채널층과 식각 멈춤층을 선택적으로 식각함으로써 공정 재현성과 특성 균일도 및 생산 수율 향상 효과를 얻을 수 있으며, 이 기판을 이용하여 E-MESFET와 D-MESFET를 제작하고 T-형 게이트를 형성하여 잡음 특성 등 마이크로웨이브 특성이 우수한 E-MESFET와 D-MESFET를 동일 기판 위에 간단한 방법으로 동시에 제작할 수 있어 공정 개선 및 원가 절감에 기여할 수 있는 것이다.
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公开(公告)号：KR100211961B1
公开(公告)日：1999-08-02
申请号：KR1019960061307
申请日：1996-12-03
Applicant: 한국전자통신연구원
IPC: H01L27/092
Abstract: 본 발명은 고주파 특성이 우수한 증폭기용 GaAs MESFET 소자의 제조를 위한 자기정렬용 T-형 게이트를 형성하는 방법에 관한 것으로, 반도체 기판(3)상에 채널층(2)과 오믹층(1)을 형성하는 단계와, 형상반전 리소그래피 방법에 의해 음의 측면 기울기를 지닌 자기 정렬용 포토 레지스트 패턴(4)을 상기한 채널층(2) 상에 형성하는 단계와, 상기한 반도체 기판(3)의 전체면에 걸쳐 희생금속 박막층(5)을 증착하고 레지스트를 제거하여 게이트 길이 영역을 설정하는 단계와, 형상반전 리소그래피 방법에 의해 상기한 희생금속 박막층(5)위에 형상반전 레지스트 패턴(6)을 형성하고 게이트 금속층(7)을 증착한 후, 리프트 오프 공정에 의해 T-형 게이트 형상을 형성하는 단계와, 상기한 희생 금속 박막층(5)을 식각 제거하여 T-형 게이트(8)를 형성하는 단계를 포함한다. 본 발명에 따른 T-형 게이트 형성방법에 따르면, T-형 게이트의 제작을 위하여 마스크 1장 만을 추가로 사용하기 때문에 공정이 간편할 뿐 아니라, 일반 스텝퍼의 패턴 분해능의 한계치인 0.5㎛보다 작은 0.3∼0.4㎛의 T-형 게이트 길이를 갖는 GaAs MESFET 소자를 제작할 수 있다.
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公开(公告)号：KR1019980046372A
公开(公告)日：1998-09-15
申请号：KR1019960064697
申请日：1996-12-12
Applicant: 한국전자통신연구원
IPC: H01L29/778
Abstract: 본 발명은 GaAs/AlGaAs HEM의 제조시 게이트 전극이 형성되는 부분인 GaAs의 표면층(15)을 AlGaAs층(14)에 손상을 주지 않는 상태로 제거하기 위하여 상기 AlGaAs층(14)상에 Al
0.30 Ga
0.70 As의 에치 스톱층(100)을 형성하고, 상기 GaAs의 표면층(15)에 게이트 전극 패턴(17)을 형성하고, 1 몰의 구연산과 과산화 수소를 1:1의 부피비로 혼합한 에칭용액을 사용하여 노출된 표면층(15)을 제거하여 게이트 전극이 형성되어질 영역인 게이트 리세스 부분을 형성한다.
본 발명은 상술한 바와 같은 에칭 스톱층과 에칭용액을 이용함으로서 GaAs와 AlGaAs층을 사용하는 HEMT 소자의 특성의 균일도를 향상시키고 수율을 높일 수 있다.-
公开(公告)号：KR1019980037619A
公开(公告)日：1998-08-05
申请号：KR1019960056397
申请日：1996-11-22
Applicant: 한국전자통신연구원
IPC: H01L29/76
Abstract: 본 발명은 갈륨비소(GaAs) 메스펙트(MESFET)의 소스-드레인 단 저항 측정 값의 보상 방법에 관한 것으로, 특히 전체 게이트 전류 성분에서 열이온 방출(thermionic emission)에 의한 전류 성분만을 추출 한 다음 열이온 방출에 의한 성분 만으로 소스 및 드레인 저항을 따로 측정하고, 계산 시에는 이상 계수(ideality factor)를 열이온 방출 값으로 대입하여 구하는 저항 값 계산의 보상 관리에 관해 개시된다.
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公开(公告)号：KR1019980036262A
公开(公告)日：1998-08-05
申请号：KR1019960054819
申请日：1996-11-18
Applicant: 한국전자통신연구원
IPC: H01L29/772 , H01L21/335
Abstract: 본 발명은 갈륨비소(GaAs) 마이크로 웨이브 반도체 장치 중 증가형 모드와 공핍형 모드 금속-반도체 전계효과 트랜지스터(E-MESFET 및 D-MESFET) 제조용 기판 구조 및 제조 방법에 관한 것으로서, 기판 성장시 활성층 사이에 원하는 깊이로 얇은 식각 멈춤층을 삽입하고 식각 공정에서 채널층과 식각 멈춤층을 선택적으로 식각함으로써 공정 재현성과 특성 균일도 및 생산 수율 향상 효과를 얻을 수 있으며, 이 기판을 이용하여 E-MESFET와 D-MESFET를 제작하고 T-형 게이트를 형성하여 잡음 특성 등 마이크로웨이브 특성이 우수한 E-MESFET와 D-MESFET를 동일 기판 위에 간단한 방법으로 동시에 제작할 수 있어 공정 개선 및 원가 절감에 기여할 수 있는 것이다.
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Patent Agency Ranking
公开(公告)号：KR1019980034996A
公开(公告)日：1998-08-05
申请号：KR1019960053212
申请日：1996-11-11
Applicant: 한국전자통신연구원
IPC: H01L21/335
Abstract: 본 발명은 GaAs HEMT 소자 제조 방법에 관한 것으로, 소자 특성의 균일도가 저하되며 수율이 떨어지는 종래의 선택적 식각 방법의 문제점을 해결하기 위하여 AlGaAs층에 도핑을 하고 두께를 증가시킨 에피구조를 사용하며, AlGaAs 및 GaAs에서 에칭속도가 비슷한 인산계 에칭용액을 사용하여 HEMT의 게이트 리세스 에칭을 실시하여 소자 특성의 균일도를 향상시키고 수율을 높일 수 있는 GaAs HEMT 소자 제조 방법이 제시된다.
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公开(公告)号：KR101923959B1
公开(公告)日：2018-12-03
申请号：KR1020120143702
申请日：2012-12-11
Applicant: 한국전자통신연구원
IPC: H01L29/778 , H01L21/335
Abstract: 고전자 이동도 트랜지스터가 제공된다. 이 트랜지스터는 기판 상에 서로 이격되어 배치된 소스 전극 및 드레인 전극, 소스 전극과 드레인 전극 사이의 기판 상에 배치된 T형 게이트 전극, 및 기판과 T형 게이트 전극 사이에 개재된 복수의 절연막들을 포함한다. 복수의 절연막들은 제 1 절연막, 제 2 절연막 및 제 3 절연막으로 구성된다. T형 게이트 전극의 다리부에 접하도록 제 3 절연막이 기판과 T형 게이트 전극의 머리부 사이에 개재되고, 제 3 절연막에 접하도록 제 2 절연막이 기판과 T형 게이트 전극의 머리부 사이에 개재되고, 그리고 제 2 절연막에 접하도록 순차적으로 적층된 제 1 절연막 및 제 3 절연막이 기판과 T형 게이트 전극의 머리부 사이에 개재된다.
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