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    61.
    发明专利
    未知

    公开(公告)号：DE19942692B4

    公开(公告)日：2007-04-12

    申请号：DE19942692

    申请日：1999-09-07

    Applicant: INFINEON TECHNOLOGIES AG

    Inventor： SCHULZ THOMAS ,  ROESNER WOLFGANG ,  RISCH LOTHAR

    IPC: H01L27/14 ,  H01L31/0232 ,  G02B6/42 ,  H01L27/144 ,  H01L27/15 ,  H01L31/10 ,  H01L31/102

    Abstract: In an integrated optoelectronic microelectronic system, an optoelectronically active diode part is formed in a semiconductor substrate by zones forming depletion layers. The system is provided in a mesa that stands vertically on a semiconductor substrate and runs in a direction of extension thereof. A light waveguide is optically coupled to the diode part in such a way that light is coupled into the diode part via the mesa side wall.

    WORD AND BIT LINE ARRANGEMENT FOR A FINFET SEMICONDUCTOR MEMORY
    63.
    发明专利
    WORD AND BIT LINE ARRANGEMENT FOR A FINFET SEMICONDUCTOR MEMORY 未知

    公开(公告)号：AU2003255473A1

    公开(公告)日：2004-03-29

    申请号：AU2003255473

    申请日：2003-08-21

    Applicant: INFINEON TECHNOLOGIES AG

    Inventor： SPECHT MICHAEL ,  HOFMANN FRANZ ,  SCHULZ THOMAS

    IPC: H01L21/8247 ,  H01L21/336 ,  H01L21/8246 ,  H01L27/105 ,  H01L27/115 ,  H01L29/788 ,  H01L29/792

    Abstract: The invention relates to a semiconductor memory having a multiplicity of fins made of semiconductor material which are spaced apart from one another, a multiplicity of channel regions and contact regions being formed in each of the fins, a multiplicity of word lines, a multiplicity of storage layers, at least one of the storage layers being arranged between each of the channel regions and the word line, and a multiplicity of bit lines, the longitudinal axes of first bit line portions running parallel to a first bit line direction and the longitudinal axes of second bit line portions running parallel to a second bit line direction, the second bit line direction being rotated relative to the first bit line direction, each of the bit lines being electrically connected to a multiplicity of the contact regions, wherein, between two contact regions of the same fin that are connected to one of the bit lines, a contact region is not connected to the respective bit line.

    Semiconductor device for CCD, CMOS memory or logic gates
    65.
    发明专利
    Semiconductor device for CCD, CMOS memory or logic gates 未知

    公开(公告)号：DE19933565A1

    公开(公告)日：2001-02-15

    申请号：DE19933565

    申请日：1999-07-16

    Applicant: INFINEON TECHNOLOGIES AG

    Inventor： SCHULZ THOMAS ,  ROESNER WOLFGANG

    IPC: H01L27/088 ,  H01L27/148 ,  H01L29/423 ,  H01L29/768

    Abstract: The semiconductor device includes a first source/drain region, a second source/drain region, and an intermediate channel region, forming a structure made of semiconductor material. The structure comprises a first surface and an opposing second surface. A first gate electrode is arranged on the first surface. A second gate electrode which is driven independently of the first gate electrode is arranged on the second surface. At least part of the channel region is arranged between the first and second gate electrodes. A method of manufacture is also claimed.

    Verfahren zur Herstellung eines Transistors
    67.
    发明专利
    Verfahren zur Herstellung eines Transistors 未知

    公开(公告)号：DE102008064715B4

    公开(公告)日：2013-05-29

    申请号：DE102008064715

    申请日：2008-04-16

    Applicant: INFINEON TECHNOLOGIES AG

    Inventor： SCHULZ THOMAS

    IPC: H01L21/336 ,  H01L21/8238 ,  H01L29/49 ,  H01L29/78

    Abstract: Verfahren zur Herstellung eines Transistors, wobei das Verfahren folgendes umfasst: Bereitstellen eines Werkstücks (102), wobei das Werkstück (102) ein Halbleiter-auf-Isolator-Substrat umfasst, einschließlich einem Substrat (104), einer über dem Substrat (104) angeordneten vergrabenen Isolierschicht (106) und einer über der vergrabenen Isolierschicht (106) angeordneten Schicht aus Halbleitermaterial (108); Ausbilden mindestens einer Stegstruktur innerhalb der Schicht aus Halbleitermaterial (108), wobei die mindestens eine Stegstruktur eine erste Seitenwand und eine gegenüberliegende zweite Seitenwand umfasst; Ausbilden eines Gatedielektrikummaterials (116) über mindestens der ersten und zweiten Seitenwand der mindestens einen Stegstruktur; Ausbilden eines Gateelektrodenmaterials (118) über mindestens dem Gatedielektrikummaterial (116), Ausbilden einer ersten Gateelektrode auf der ersten Seitenwand des mindestens einen Stegs und einer zweiten Gateelektrode auf der zweiten Seitenwand des mindestens einen Stegs, wobei das Gateelektrodenmaterial (118) ein halbleitendes Material umfasst, wobei das Gateelektrodenmaterial (118) eine Dicke von 50 nm oder weniger umfasst; und Silizidieren oder Germanidieren des Gateelektrodenmaterials (118).

    Verfahren zum Herstellen eines Halbleiterbauelements
    68.
    发明专利
    Verfahren zum Herstellen eines Halbleiterbauelements 未知

    公开(公告)号：DE102010000033B4

    公开(公告)日：2012-08-09

    申请号：DE102010000033

    申请日：2010-01-11

    Applicant: INFINEON TECHNOLOGIES AG

    Inventor： BARTH HANS-JOACHIM ,  POSTNIKOV SERGEI ,  SCHULZ THOMAS ,  ARNIM KLAUS VON

    IPC: H01L21/283 ,  G03F7/20 ,  H01L21/311 ,  H01L21/3213 ,  H01L21/8244

    Abstract: Verfahren zum Herstellen eines Halbleiterbauelements, aufweisend: • Abscheiden einer Hartmaskenschicht auf eine Schicht des Halbleiterbauelements; • selektives Ätzen einer Struktur aus kontinuierlichen Linien in der Hartmaskenschicht; • Abscheiden einer Antireflexbeschichtung über verbleibenden Abschnitten der Hartmaskenschicht; • Abscheiden einer Fotoresistschicht auf der Antireflexbeschichtung; • Strukturieren der Fotoresistschicht mit mehreren Isolationsgräben über einen Lithografieprozess, wobei sich jeder der Isolationsgräben senkrecht zu Abschnitten mindestens einer der kontinuierlichen Linien der darunterliegenden Hartmaskenschicht erstreckt und diese kreuzt, wobei jeder Isolationsgraben eine Anfangsbreite aufweist; • Reduzieren der Breite jedes der Isolationsgräben von der Anfangsbreite auf eine gewünschte Breite über einen Schrumpfprozess; • Ätzen der unter den Isolationsgräben liegenden Antireflexbeschichtung, um schneidende Abschnitte der darunterliegenden kontinuierlichen Linien freizulegen; und • Ätzen der exponierten schneidenden Abschnitte der darunterliegenden kontinuierlichen Linien der Hartmaskenschicht zum Ausbilden einer Struktur von Liniensegmenten mit Linienenden, die durch die gewünschte Breite getrennt sind.

    Halbleiteranordnungen und Verfahren zur Herstellung derselben
    69.
    发明专利
    Halbleiteranordnungen und Verfahren zur Herstellung derselben 未知

    公开(公告)号：DE112006003059B4

    公开(公告)日：2012-03-15

    申请号：DE112006003059

    申请日：2006-11-10

    Applicant: INFINEON TECHNOLOGIES AG

    Inventor： LI HONG-JYH ,  SCHULZ THOMAS

    IPC: H01L27/088 ,  H01L21/8238

    Abstract: Halbleiteranordnung (100 bis 500) mit: einem Werkstück, wobei das Werkstück (102 bis 502) ein erstes Gebiet (104 bis 504) und ein zweites Gebiet (106 bis 506) in der Nähe des ersten Gebiets (104 bis 504) beinhaltet; einem ersten FinFET- oder Dreifachgate-Transistor, der in dem ersten Gebiet (104 bis 504) des Werkstücks (102 bis 502) angeordnet ist, wobei der erste Transistor zumindest zwei erste Gateelektroden und ein erstes Gatedielektrikum beinhaltet, das in der Nähe jeder der zumindest zwei ersten Gateelektroden angeordnet ist, wobei das erste Gatedielektrikum ein erstes Material umfasst; und einem zweiten FinFET- oder Dreifachgate-Transistor, der in dem zweiten Gebiet (106 bis 506) des Werkstücks (102 bis 502) angeordnet ist, wobei der zweite Transistor zumindest zwei zweite Gateelektroden und ein zweites Gatedielektrikum beinhaltet, das in der Nähe jeder der zumindest zwei zweiten Gateelektroden angeordnet ist, wobei das zweite Gatedielektrikum ein zweites Material umfasst, wobei das zweite Material...

    Verfahren zum Herstellen eines Halbleiterbauelements
    70.
    发明专利
    Verfahren zum Herstellen eines Halbleiterbauelements 未知

    公开(公告)号：DE102010000033A1

    公开(公告)日：2010-07-29

    申请号：DE102010000033

    申请日：2010-01-11

    Applicant: INFINEON TECHNOLOGIES AG

    Inventor： BARTH HANS-JOACHIM ,  POSTNIKOV SERGEI ,  SCHULZ THOMAS ,  ARNIM KLAUS VON

    IPC: H01L21/283 ,  G03F7/20 ,  H01L21/8244 ,  H01L27/11

    Abstract: Ein Verfahren zum Herstellen eines Halbleiterbauelements beinhaltet: Abscheiden einer Hartmaskenschicht auf eine Schicht des Halbleiterbauelements, selektives Ätzen einer Struktur aus kontinuierlichen Linien in der Hartmaskenschicht, Abscheiden einer Antireflexbeschichtung über verbleibenden Abschnitten der Hartmaskenschicht, Abscheiden einer Fotoresistschicht auf der Antireflexbeschichtung, Strukturieren der Fotoresistschicht mit mehreren Isolationsgräben über einen Lithografieprozess, wobei sich jeder der Isolationsgräben senkrecht zu Abschnitten mindestens einer der kontinuierlichen Linien der darunterliegenden Hartmaskenschicht erstreckt und diese kreuzt, wobei jeder Isolationsgraben eine Anfangsbreite aufweist. Das Verfahren beinhaltet weiterhin: Reduzieren der Breite jedes der Isolationsgräben von der Anfangsbreite auf eine gewünschte Breite über einen Schrumpfprozess, Ätzen der unter den Isolationsgräben liegenden Antireflexbeschichtung, um schneidende Abschnitte der darunterliegenden kontinuierlichen Linien zu exponieren und Ätzen der exponierten schneidenden Abschnitte der darunterliegenden kontinuierlichen Linien der Hartmaskenschicht zum Ausbilden einer Struktur von Liniensegmenten mit Linienenden, die durch die gewünschte Breite getrennt sind.

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