公开(公告)号：DE112020001258T5

公开(公告)日：2021-12-23

申请号：DE112020001258

申请日：2020-03-14

Applicant: INTEL CORP

Inventor： MAIYURAN SUBRAMANIAM ,  MARWAHA SHUBRA ,  GARG ASHUTOSH ,  PAL SUPRATIM ,  PARRA JORGE ,  GURRAM CHANDRA ,  GEORGE VARGHESE ,  STARKEY DARIN ,  LUEH GUEI-YUAN

IPC: G06F7/38

Abstract: Grafikprozessoren und Grafikverarbeitungseinheiten mit Skalarproduktakkumulationsanweisungen für ein Hybrid-Gleitkommaformat werden offenbart. Bei einer Ausführungsform umfasst ein Grafikmultiprozessor, eine Anweisungseinheit zum Versenden von Anweisungen undeine Verarbeitungsressource, die mit der Anweisungseinheit gekoppelt ist. Die Verarbeitungsressource ist dafür ausgelegt, eine Skalarproduktakkumulationsanweisung von der Anweisungseinheit zu empfangen und die Skalarproduktakkumulationsanweisung unter Verwendung eines bfloat16(BF16)-Zahlenformats zu verarbeiten.

公开(公告)号：DE112020000848T5

公开(公告)日：2021-11-18

申请号：DE112020000848

申请日：2020-02-11

Applicant: INTEL CORP

Inventor： RAY JOYDEEP ,  ANANTARAMAN ARAVINDH ,  APPU ABHISHEK R ,  KOKER ALTUG ,  OULD-AHMED-VALL ELMOUSTAPHA ,  ANDREI VALENTIN ,  MAIYURAN SUBRAMANIAM ,  GALOPPO VON BORRIES NICOLAS ,  MACPHERSON MIKE ,  ASHBAUGH BEN ,  RAMADOSS MURALI ,  VEMULAPALLI VIKRANTH ,  SADLER WILLIAM ,  PEARCE JONATHAN ,  KIM SUNGYE ,  GEORGE VARGHESE

IPC: G06F9/50

Abstract: [00354] Verfahren und Einrichtung in Verbindung mit Skalarkernintegration in einem Grafikprozessor. In einem Beispiel umfasst eine Einrichtung einen Prozessor zum Empfangen eines Satzes von Arbeitslastanweisungen für eine Grafikarbeitslast von einem Hostkomplex, Bestimmen einer ersten Teilmenge von Operationen in dem Satz von Operationen, die zur Ausführung durch einen Skalarprozessorkomplex der Grafikverarbeitungsvorrichtung geeignet ist, und einer zweiten Teilmenge von Operationen in dem Satz von Operationen, die zur Ausführung durch einen Vektorprozessorkomplex der Grafikverarbeitungsvorrichtung geeignet ist, Zuweisen der ersten Teilmenge von Operationen an den Skalarprozessorkomplex zur Ausführung, um einen ersten Satz von Ausgaben zu erzeugen, Zuweisen der zweiten Teilmenge von Operationen an den Vektorprozessorkomplex zur Ausführung, um einen zweiten Satz von Ausgaben zu erzeugen. Andere Ausführungsformen werden auch offenbart und beansprucht.

公开(公告)号：DE102020132088A1

公开(公告)日：2021-11-04

申请号：DE102020132088

申请日：2020-12-03

Applicant: INTEL CORP

Inventor： MAIYURAN SUBRAMANIAM ,  PARRA JORGE ,  PAL SUPRATIM ,  GURRAM CHANDRA

IPC: G06F9/38 ,  G06F15/80 ,  G06T1/20

Abstract: Es wird eine Vorrichtung zum Ermöglichen recheneffizienter kanalübergreifender Operationen in Parallelrechenmaschinen unter Verwendung systolischer Arrays offenbart. Die Vorrichtung umfasst mehrere Register und ein oder mehrere Verarbeitungselemente, die kommunikativ mit den mehreren Registern gekoppelt sind. Das eine oder die mehreren Verarbeitungselemente umfassen eine systolische Arrayschaltung zum Durchführen von kanalübergreifenden Operationen an Quelldaten, die von einem einzelnen Quellregister der mehreren Register empfangen werden, wobei die systolische Arrayschaltung modifiziert ist, Eingaben von dem einzelnen Quellregister zu empfangen und Elemente des einzelnen Quellregisters an mehrere Kanäle in der systolischen Arrayschaltung weiterzuleiten.

公开(公告)号：DE102020120372A1

公开(公告)日：2021-03-11

申请号：DE102020120372

申请日：2020-08-03

Applicant: INTEL CORP

Inventor： MELLEMPUDI NAVEEN ,  DAS DIPANKAR ,  MEI CHUNHUI ,  WONG KRISTOPHER ,  KALAMKAR DHIRAJ D ,  JIANG HONG H ,  MAIYURAN SUBRAMANIAM ,  GEORGE VARGHESE

IPC: G06F7/38 ,  G06T1/20

Abstract: Es wird eine Vorrichtung zum Erleichtern einer Computer-Zahlenformatwandlung offenbart. Die Vorrichtung umfasst eine Steuereinheit zum Empfangen von Datenformatinformationen, die ein Datenformat erster Genauigkeit, worin Eingangsdaten zu empfangen sind, angeben, und Wandlerhardware zum Empfangen der Eingangsdaten und zum Wandeln des Datenformats erster Genauigkeit in ein Datenformat zweiter Genauigkeit auf der Grundlage der Datenformatinformationen.

公开(公告)号：DE102019123443A1

公开(公告)日：2020-03-12

申请号：DE102019123443

申请日：2019-09-02

Applicant: INTEL CORP

Inventor： LUEH GUEI-YUAN ,  ASHAR PRATIK ,  MAIYURAN SUBRAMANIAM ,  PAL SUPRATIM ,  CHEN WEI-YU

IPC: G06F9/48 ,  G06T1/20

Abstract: Es wird eine Vorrichtung zum Fördern des gemeinsamen Benutzens von Registern offenbart. Die Vorrichtung enthält einen oder mehrere Prozessoren, um einen ersten Maschinencode, der ein erstes Universalregister-pro-Thread-Verhältnis (GRF-pro-Thread-Verhältnis) aufweist, zu erzeugen, ein Auftreten einer oder mehrerer Überlauf-/Füllanweisungen in dem ersten Maschinencode zu detektieren und einen zweiten Maschinencode, der ein zweites GRF-pro-Thread-Verhältnis aufweist, bei der Detektion einer oder mehrerer Überlauf-/Füllanweisungen in dem ersten Maschinencode zu erzeugen, wobei das zweite GRF-pro-Thread-Verhältnis auf einem Deaktivieren eines ersten von mehreren Hardware-Threads basiert.

公开(公告)号：GB2401227B

公开(公告)日：2005-03-16

申请号：GB0415931

申请日：2000-12-28

Applicant: INTEL CORP

Inventor： PALANCA SALVADOR ,  FISCHER STEPHEN A ,  MAIYURAN SUBRAMANIAM

IPC: G06F12/08 ,  G06F12/0804 ,  G06F12/0811

公开(公告)号：AU5789201A

公开(公告)日：2001-07-16

申请号：AU5789201

申请日：2000-12-28

Applicant: INTEL CORP

Inventor： PALANCA SALVADOR ,  FISCHER STEPHEN A ,  MAIYURAN SUBRAMANIAM

IPC: G06F12/08

Abstract: A system and method for flushing a cache line associated with a linear memory address from all caches in the coherency domain. A cache controller receives a memory address, and determines whether the memory address is stored within the closest cache memory in the coherency domain. If a cache line stores the memory address, it is flushed from the cache. The flush instruction is allocated to a write-combining buffer within the cache controller. The write-combining buffer transmits the information to the bus controller. The bus controller locates instances of the memory address stored within external and intel cache memories within the coherency domain; these instances are flushed. The flush instruction can then be evicted from the write-combining buffer. Control bits may be used to indicate whether a write-combining buffer is allocated to the flush instruction, whether the memory address is stored within the closest cache memory, and whether the flush instruction should be evicted from the write-combining buffer.