公开(公告)号：AT503252T

公开(公告)日：2011-04-15

申请号：AT07867608

申请日：2007-12-04

Applicant: IBM

Inventor： GAIDIS MICHAEL ,  CLEVENGER LAWRENCE ,  DALTON TIMOTHY ,  DEBROSSE JOHN ,  HSU LOUIS ,  RADENS CARL ,  WONG KEITH ,  YANG CHIH-CHAO

IPC: G11C19/08 ,  G11B5/008

Abstract: A magnetic domain wall memory apparatus with write/read capability includes a plurality of coplanar shift register structures each comprising an elongated track formed from a ferromagnetic material having a plurality of magnetic domains therein, the shift register structures further having a plurality of discontinuities therein to facilitate domain wall location; a magnetic read element associated with each of the shift register structures; and a magnetic write element associated with each of the shift register structures, the magnetic write element further comprising a single write wire having a longitudinal axis substantially orthogonal to a longitudinal axis of each of the coplanar shift register structures.

公开(公告)号：DE112012002648B4

公开(公告)日：2021-09-30

申请号：DE112012002648

申请日：2012-03-12

Applicant: IBM

Inventor： PONOTH SHOM ,  HORAK DAVID V ,  KOBURGER CHARLES W ,  YANG CHIH-CHAO

IPC: H01L29/78 ,  H01L23/52 ,  H01L25/07 ,  H01L27/088

Abstract: Struktur, die aufweist:eine Mehrzahl von Feldeffekttransistoren (100a, 100b, 100c) mit Gate-Stapeln (106), die auf der Oberseite eines Halbleitersubstrats (101) ausgebildet sind, wobei die Gate-Stapel Abstandshalter (201), die an Seitenwänden derselben ausgebildet sind, und eine Deckschicht (105) auf der Oberseite derselben aufweisen;einen oder mehrere leitfähige Kontakte (601, 602), die direkt auf der Oberseite des Halbleitersubstrats ausgebildet sind und wenigstens eine Source/einen Drain (202) von einem der Mehrzahl von Feldeffekttransistoren mit wenigstens einer Source/einem Drain (202) eines weiteren der Mehrzahl von Feldeffekttransistoren verbindet,wobei der eine oder die mehreren leitfähigen Kontakte ein Teil einer lokalen Zwischenverbindung mit einem niedrigen Profil (LPLI) sind, wobei die LPLI eine Höhe aufweist, die geringer als eine Höhe der Gate-Stapel ist;eine oder mehrere Durchkontaktierungen (501a, 501b, FIG. 6), die auf der Oberseite des einen oder der mehreren leitfähigen Kontakte und direkt benachbart zu den Abstandshaltern der Gate-Stapel ausgebildet sind, wobei die eine oder die mehreren Durchkontaktierungen aus einem gleichen Material wie jene des einen oder der mehreren leitfähigen Kontakte hergestellt sind und eine gleiche Höhe wie die Höhe der Gate-Stapel aufweisen; undeine Leitung (801, 802) eines leitfähigen Pfades, die direkt über, jedoch nicht in Kontakt mit dem einen oder den mehreren leitfähigen Kontakten der LPLI ausgebildet ist, wobei die Leitung des leitfähigen Pfades auf einer Oberseite von und in Kontakt mit der Deckschicht von wenigstens einem der Gate-Stapel ausgebildet ist.

公开(公告)号：GB2495451B

公开(公告)日：2016-03-02

申请号：GB201301210

申请日：2011-07-13

Applicant: IBM

Inventor： MCFEELY FENTON READ ,  YANG CHIH-CHAO

IPC: H01L23/532 ,  H01L21/768

公开(公告)号：DE112012002648T5

公开(公告)日：2014-03-20

申请号：DE112012002648

申请日：2012-03-12

Applicant: IBM

Inventor： HORAK DAVID V ,  KOBURGER CHARLES W ,  PONOTH SHOM ,  YANG CHIH-CHAO

IPC: H01L29/78 ,  H01L21/28 ,  H01L21/336

Abstract: Ausführungsformen der vorliegenden Erfindung stellen eine Struktur bereit. Die Struktur beinhaltet eine Mehrzahl von Feldeffekttransistoren mit Gate-Stapeln, die auf der Oberseite eines Halbleitersubstrats ausgebildet sind, wobei die Gate-Stapel Abstandshalter aufweisen, die an Seitenwänden derselben ausgebildet sind; sowie einen oder mehrere leitfähige Kontakte, die direkt auf der Oberseite des Halbleitersubstrats ausgebildet sind und wenigstens eine Source/einen Drain von einem der Mehrzahl von Feldeffekttransistoren mit wenigstens einer Source/einem Drain eines weiteren der Mehrzahl von Feldeffekttransistoren verbinden, wobei der eine oder die mehreren leitfähigen Kontakte ein Teil einer lokalen Zwischenverbindung mit einem niedrigen Profil sind, die eine Höhe aufweist, die geringer als eine Höhe der Gate-Stapel ist.

公开(公告)号：DE112012001656T5

公开(公告)日：2014-01-16

申请号：DE112012001656

申请日：2012-05-10

Applicant: IBM

Inventor： COHEN STEPHAN A ,  LI BAOZHEN ,  YANG CHIH-CHAO

IPC: H01L29/00 ,  H01L21/205 ,  H01L21/8238

Abstract: Eine Schalteinheit (140 oder 240), umfassend eine erste dielektrische Schicht (102 oder 207), die eine erste Oberfläche (108 oder 218) hat, zwei leitfähige Strukturelemente (104, 106 oder 214, 216), die in die erste dielektrische Schicht (102 oder 207) eingebettet sind, wobei jedes leitfähige Strukturelement (104, 106 oder 214, 216) eine zweite Oberfläche (110, 112 oder 220, 222) hat, die im Wesentlichen koplanar zur ersten Oberfläche (108 oder 218) der ersten dielektrischen Schicht (102 oder 207) ist, und einen Satz einzelner Inseln aus einem Metall mit niedriger Diffusionsmobilität (114a–c oder 204a–c) zwischen den zwei leitfähigen Strukturelementen (104, 106 oder 214, 216). Die einzelnen Inseln aus dem Metall mit niedriger Diffusionsmobilität (114a–c oder 204a–c) können entweder auf der ersten Oberfläche (108) liegen oder in die erste dielektrische Schicht (207) eingebettet sein. Die elektrische Leitfähigkeit durch die zwei leitfähigen Strukturelemente (104, 106 oder 214, 216) der Schalteinheit (140 oder 240) nimmt zu, wenn eine vorgeschriebene Spannung an die zwei leitfähigen Strukturelemente (104, 106 oder 214, 216) angelegt wird. Auch ein Verfahren zum Bilden solch einer Schalteinheit (140 oder 240) wird bereitgestellt.

公开(公告)号：GB2504032A

公开(公告)日：2014-01-15

申请号：GB201318585

申请日：2010-08-23

Applicant: IBM

Inventor： HSU LOUIS LU-CHEN ,  OUYANG XU ,  YANG CHIH-CHAO

IPC: H01L27/06

Abstract: A modularized capacitor array includes a plurality of stacked capacitor modules. Each capacitor module includes a capacitor and a switching device that is configured to electrically disconnect the capacitor. The switching device includes a sensing unit configured to detect the level of leakage of the capacitor so that the switching device disconnects the capacitor electrically if the leakage current exceeds a predetermined level. Each capacitor module can include a single capacitor plate, two capacitor plates, or more than two capacitor plates where the middle electrode is shared between capacitors. In some embodiments each module 4 comprises at least two capacitors C1:C6 comprising at least three overlapping conductive plates 10, 20, 30:70. Each switch can comprise a field effect transistor, FET. In some embodiments each module comprises a capacitor-side via that contacts at least one plate of the capacitors and the switching device.

公开(公告)号：GB2486115B

公开(公告)日：2013-12-18

申请号：GB201204298

申请日：2010-08-23

Applicant: IBM

Inventor： HSU LOUIS LU-CHEN ,  OUYANG XU ,  YANG CHIH-CHAO

IPC: G11C11/24 ,  G11C11/34

Abstract: A modularized capacitor array includes a plurality of capacitor modules. Each capacitor module includes a capacitor and a switching device that is configured to electrically disconnect the capacitor. The switching device includes a sensing unit configured to detect the level of leakage of the capacitor so that the switching device disconnects the capacitor electrically if the leakage current exceeds a predetermined level. Each capacitor module can include a single capacitor plate, two capacitor plates, or more than two capacitor plates. The leakage sensors and switching devices are employed to electrically disconnect any capacitor module of the capacitor array that becomes leaky, thereby protecting the capacitor array from excessive electrical leakage.

公开(公告)号：DE112012000850T5

公开(公告)日：2013-12-12

申请号：DE112012000850

申请日：2012-01-30

Applicant: IBM

Inventor： PONOTH SHOM ,  HORAK DAVID V ,  KOBURGER III CHARLES W ,  YANG CHIH-CHAO

IPC: H01L21/336 ,  H01L21/31 ,  H01L29/78

Abstract: Ausführungsformen der vorliegenden Erfindung stellen ein Verfahren zum Ausbilden einer Halbleiterstruktur bereit. Das Verfahren beinhaltet ein Bilden einer Öffnung (311) im Innern einer dielektrischen Schicht (201), wobei die dielektrische Schicht auf einer Oberseite eines Substrats (101) ausgebildet wird und die Öffnung einen Kanalbereich (102) eines Transistors (110) in dem Substrat freilegt; ein Abscheiden einer Austrittsarbeitsschicht (401), die die Öffnung auskleidet und den Kanalbereich bedeckt; ein Ausbilden eines Gate-Leiters (610), der einen ersten Abschnitt (411) der Austrittsarbeitsschicht bedeckt, wobei sich der erste Abschnitt der Austrittsarbeitsschicht auf einer Oberseite des Kanalbereichs befindet; und ein Entfernen eines zweiten Abschnitts der Austrittsarbeitsschicht, wobei der zweite Abschnitt der Austrittsarbeitsschicht den ersten Abschnitt der Austrittsarbeitsschicht umgibt; wobei das Entfernen des zweiten Abschnitts der Austrittsarbeitsschicht den ersten Abschnitt der Austrittsarbeitsschicht gegenüber der verbleibenden Austrittsarbeitsschicht (412) isoliert.

公开(公告)号：GB2497484A

公开(公告)日：2013-06-12

申请号：GB201305594

申请日：2011-08-16

Applicant: IBM

Inventor： CHEN FEN ,  YANG CHIH-CHAO ,  LI BAOZHEN

IPC: H01L23/522 ,  H01L49/02

Abstract: The present invention provides a 3D via capacitor and a method for forming the same. The capacitor includes an insulating layer (110) on a substrate. The insulating layer has a via having sidewalls and a bottom. A first electrode (118a, b) overlies the sidewalls and at least a portion of the bottom of the via. A first high-k dielectric material layer (120) overlies the first electrode. A first conductive plate (122) is over the first high-k dielectric material layer. A second high-k dielectric material layer (126) overlies the first conductive plate and leaves a remaining portion of the via unfilled. A second electrode (128) is formed in the remaining portion of the via. The first conductive plate is substantially parallel to the first electrode and is not in contact with the first and second electrodes. An array of such 3D via capacitors is also provided.

公开(公告)号：GB2485689B

公开(公告)日：2013-06-12

申请号：GB201200519

申请日：2010-08-25

Applicant: IBM

Inventor： ROSSNAGEL STEPHEN ,  YANG CHIH-CHAO ,  EDELSTEIN DANIEL ,  NOGAMI TAKESHI

IPC: H01L21/768