公开(公告)号：AT539447T

公开(公告)日：2012-01-15

申请号：AT02784578

申请日：2002-11-22

Applicant: IBM ,  INFINEON TECHNOLOGIES AG

Inventor： CHEN TZE-CHIANG ,  ENGEL BRETT ,  FITZSIMMONS JOHN ,  KANE TERENCE ,  LUSTIG NAFTALI ,  MCDONALD ANN ,  MCGAHAY VINCENT ,  SEO SOON-CHEON ,  STAMPER ANTHONY ,  WANG YUN ,  KALTALIOGLU ERDEM

IPC: H01L21/768 ,  H01L23/522 ,  H01L23/532

Abstract: An advanced back-end-of-line (BEOL) metallization structure is disclosed. The structure includes a bilayer diffusion barrier or cap, where the first cap layer is formed of a dielectric material preferably deposited by a high density plasma chemical vapor deposition (HDP CVD) process, and the second cap layer is formed of a dielectric material preferably deposited by a plasma-enhanced chemical vapor deposition (PE CVD) process. A method for forming the BEOL metallization structure is also disclosed. The invention is particularly useful in interconnect structure comprising low-k dielectric material for the inter-layer dielectric (ILD) and copper for the conductors.

公开(公告)号：DE102004028026B4

公开(公告)日：2006-08-10

申请号：DE102004028026

申请日：2004-06-09

Applicant: INFINEON TECHNOLOGIES AG ,  IBM

Inventor： KUMAR KAUSHIK ,  CLEVENGER LARRY ,  DALTON TIMOTHY J ,  LA TULIPE DOUGLAS C ,  COWLEY ANDY ,  KALTALIOGLU ERDEM ,  SCHACHT JOCHEN ,  HOINKIS MARK ,  SIMON ANDREW H ,  KALDOR STEFFEN ,  YANG CHIH-CHAO

IPC: H01L21/3213 ,  H01L21/033 ,  H01L21/311 ,  H01L21/768

公开(公告)号：DE102004028026A1

公开(公告)日：2005-02-03

申请号：DE102004028026

申请日：2004-06-09

Applicant: INFINEON TECHNOLOGIES AG ,  IBM

Inventor： KUMAR KAUSHIK ,  CLEVENGER LARRY ,  DALTON TIMOTHY J ,  LA TULIPE DOUGLAS C ,  COWLEY ANDY ,  KALTALIOGLU ERDEM ,  SCHACHT JOCHEN ,  HOINKIS MARK ,  SIMON ANDREW H ,  KALDOR STEFFEN ,  YANG CHIH-CHAO

IPC: H01L21/033 ,  H01L21/311 ,  H01L21/768 ,  H01L21/3213

公开(公告)号：WO2005038880A3

公开(公告)日：2005-08-25

申请号：PCT/EP2004052411

申请日：2004-10-01

Applicant: INFINEON TECHNOLOGIES AG ,  COWLEY ANDY ,  FAYAZ MOHAMMED FAZIL ,  HIERLEMANN MATTHIAS ,  HOINKIS MARK ,  KALTALIOGLU ERDEM

Inventor： COWLEY ANDY ,  FAYAZ MOHAMMED FAZIL ,  HIERLEMANN MATTHIAS ,  HOINKIS MARK ,  KALTALIOGLU ERDEM

IPC: G06F17/50 ,  H01L21/768 ,  H01L23/522

CPC classification number: H01L21/76816 ,  H01L23/5226 ,  H01L2924/0002 ,  H01L2924/00

Abstract: Thermo- mechanical stress on vias is reduced, thereby reducing related failures. This can be done by maintaining a via-to-metal area ratio at least as large as a predetermined value below which the additional stress on the vias does not significantly increase.

Abstract translation: 通孔上的热机械应力降低，从而减少相关故障。 这可以通过保持通孔至金属面积比至少等于预定值以下，通孔上的附加应力不会显着增加的程度来实现。

公开(公告)号：DE602004003476T2

公开(公告)日：2007-09-20

申请号：DE602004003476

申请日：2004-02-17

Applicant: INFINEON TECHNOLOGIES AG

Inventor： BARTH HANS-JOACHIM ,  FELSNER PETRA ,  KALTALIOGLU ERDEM ,  KERST UWE ,  SCHAFBAUER THOMAS

IPC: H01G4/06 ,  H01G4/228 ,  H01G4/33 ,  H01G4/40 ,  H01L21/768 ,  H01L21/77 ,  H01L21/8242 ,  H01L27/02 ,  H01L27/108

Abstract: In a method of fabricating a semiconductor device, a level of metal is formed within an interval dielectric. The level of metal includes a first metal line separated from a second metal line by a region of the interlevel dielectric. The region of interlevel dielectric is removed between the first metal line and the second metal line. A high-k dielectric is formed between the first metal line and the second metal line in the region where the interlevel dielectric was removed such that a capacitor is formed by the first metal line, the second metal line and the high-k dielectric.

公开(公告)号：DE102009000625B4

公开(公告)日：2018-03-29

申请号：DE102009000625

申请日：2009-02-04

Applicant: INFINEON TECHNOLOGIES AG

Inventor： KALTALIOGLU ERDEM ,  RIESS PHILIPP ,  WENDT HERMANN

IPC: H01L21/768 ,  H01L21/311 ,  H01L21/3205 ,  H01L23/52

Abstract: Verfahren zur Herstellung einer Halbleiterkomponente, mit den folgenden Schritten: Abscheiden einer isolierenden Schicht (40) über einer Metallebene (20); Abscheiden einer Hartmaskenschicht (50) über der isolierenden Schicht (40); Abscheiden einer Opfermaterialschicht (60) über der Hartmaskenschicht (50); Bilden von Gräben (75; 76) für Metallleitungen in der isolierenden Schicht (40) durch Strukturieren der Opfermaterialschicht (60), der Hartmaskenschicht (50) und der isolierenden Schicht (40); Abscheiden eines Dummy-Füllmaterials (105) in die Metallleitungsgräben, wobei das Dummy-Füllmaterial eine Überfüllungsschicht über der Oberfläche der Opfermaterialschicht (60) bildet; Verwenden einer Durchkontaktierungsmaske (140), um einen Teil einer oberen Oberfläche des Dummy-Füllmaterials (105) freizulegen; Bilden von Durchkontaktierungsöffnungen (77) durch Entfernen des freigelegten Teils des Dummy-Füllmaterials (105) und der darunterliegenden isolierenden Schicht (40), wobei die Opfermaterialschicht (60) die darunterliegende Hartmaskenschicht (50) schützt; Entfernen des Dummy-Füllmaterials (105) aus den Metallleitungsgräben (76); und Füllen der Durchkontaktierungsöffnungen (77) und der Metallleitungsgräben (76) mit einem leitfähigen Material (160) zum Ausbilden von Durchkontaktierungen (151) und Metallleitungen (158, 159), wobei eine obere Oberfläche der Durchkontaktierungen (151) und eine untere Oberfläche der Metallleitungen (158, 159) dieselbe Breite aufweisen.

公开(公告)号：DE102008054320B4

公开(公告)日：2015-03-05

申请号：DE102008054320

申请日：2008-11-03

Applicant: INFINEON TECHNOLOGIES AG

Inventor： BARTH HANS-JOACHIM DR ,  BAUMGARTNER PETER ,  BENETIK THOMAS ,  KALTALIOGLU ERDEM ,  RIESS PHILIPP ,  RUDERER ERWIN ,  TEWS HELMUT ,  GLASOW ALEXANDER VON

IPC: H01L21/822 ,  H01L27/08

Abstract: Verfahren zum Herstellen eines Kondensators (360), wobei das Verfahren folgendes aufweist: Ausbilden einer ersten Platte (310a) und einer zweiten Platte (310b) über einem Werkstück; und Ausbilden eines Kondensatordielektrikums (324a, 324b, 324c) zwischen der ersten Platte (310a) und der zweiten Platte (310b), wobei das Ausbilden der ersten Platte (310a) und der zweiten Platte (310b) jeweils folgendes aufweisen: Bilden mehrerer erster in horizontaler Richtung verlaufender paralleler leitender Elemente (312); Ausbilden mehrerer zweiter in horizontaler Richtung verlaufender paralleler leitender Elemente (314) über den mehreren ersten parallelen leitenden Elementen (312); Koppeln eines ersten Basiselements (316) an ein Ende mindestens einiger der mehreren ersten parallelen leitenden Elemente (312); Koppeln eines zweiten Basiselements (318) an ein Ende von mindestens einigen der mehreren zweiten parallelen leitenden Elemente (314); und Ausbilden mindestens eines verbindenden Elements (320) zwischen den mehreren ersten parallelen leitenden Elementen (312) und den mehreren zweiten parallelen leitenden Elementen (314), wobei das Ausbilden des mindestens einen verbindenden Elements (320) das Ausbilden mindestens eines in horizontaler Richtung länglichen Vias (322) aufweist und wobei das Ausbilden der ersten Platte (310a) und der zweiten Platte (310b) das Verschachteln der mehreren ersten parallelen leitenden Elemente (312) der ersten Platte (310a) mit den mehreren ersten parallelen leitenden Elementen (312) der zweiten Platte (310b) und das Verschachteln der mehreren zweiten parallelen leitenden Elemente (314) der ersten Platte (310a) mit den mehreren zweiten parallelen leitenden Elementen (314) der zweiten Platte (310b) aufweist, wobei die mehreren ersten parallelen leitenden Elemente (312) und die ersten Basiselemente (316) in einem ersten Isoliermaterial (324a) ausgebildet werden, wobei das Ausbilden der verbindenden Elemente (320) und der zweiten parallelen leitenden Elemente (314) das Ausbilden eines zweiten Isoliermaterials (324b, 324c) mit einem unteren Abschnitt und einem oberen Abschnitt über dem ersten Isoliermaterial ...

公开(公告)号：DE102010017371A1

公开(公告)日：2010-12-16

申请号：DE102010017371

申请日：2010-06-15

Applicant: INFINEON TECHNOLOGIES AG

Inventor： HIERLEMANN MATTHIAS ,  KALTALIOGLU ERDEM

IPC: H01L23/544

Abstract: Es werden Teststrukturen (240) für Halbleiterbauelemente (200), Verfahren zum Ausbilden von Teststrukturen (240), Halbleiterbauelemente (200), Verfahren zum Herstellen davon und Testverfahren für Halbleiterbauelemente (200) offenbart. Bei einer Ausführungsform enthält eine Teststruktur (240) für ein Halbleiterbauelement (200) mindestens ein in einer ersten Materialschicht (M, M, M, M, M) in einem Ritzliniengebiet (202) des Halbleiterbauelements (200) angeordnetes erstes Kontaktpad (242a, 242b, 242c, 242d, 242e). Das mindestens eine erste Kontaktpad (242a, 242b, 242c, 242d, 242e) weist eine erste Breite (d, d) auf. Die Teststruktur (240) enthält auch mindestens ein in einer zweiten Materialschicht (M, M, M) bei dem mindestens einen ersten Kontaktpad (242a, 242b, 242c, 242d, 242e) in der ersten Materialschicht (M, M, M, M, M) angeordnetes zweites Kontaktpad (244a, 244b, 244c). Das mindestens eine zweite Kontaktpad (244a, 244b, 244c) weist eine zweite Breite (d) auf, die größer ist als die erste Breite (d, d).

公开(公告)号：DE102009000625A1

公开(公告)日：2009-10-01

申请号：DE102009000625

申请日：2009-02-04

Applicant: INFINEON TECHNOLOGIES AG

Inventor： KALTALIOGLU ERDEM ,  RIESS PHILIPP ,  WENDT HERMANN

IPC: H01L21/768 ,  H01L21/311 ,  H01L21/3205 ,  H01L23/52

Abstract: Structures and methods of forming metallization layers on a semiconductor component are disclosed. The method includes etching a metal line trench using a metal line mask, and etching a via trench using a via mask after etching the metal line trench. The via trench is etched only in regions common to both the metal line mask and the via mask.

公开(公告)号：DE112006000840T5

公开(公告)日：2008-03-06

申请号：DE112006000840

申请日：2006-04-07

Applicant: INFINEON TECHNOLOGIES AG

Inventor： HEROLD KLAUS ,  KALTALIOGLU ERDEM

IPC: H01L23/528 ,  H01L23/522