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公开(公告)号：KR102208076B1
公开(公告)日：2021-01-28
申请号：KR1020160016435
申请日：2016-02-12
Applicant: 한국전자통신연구원
IPC: H01L29/778 , H01L29/66 , H01L29/78 , H01L29/45 , H01L29/417
Abstract: 본발명의실시예에따른고전자이동도트랜지스터는서로마주보는제1면과제2 면을포함하고, 상기제1 면과상기제2 면을관통하는비아홀을구비한기판과, 상기기판의제1 면상에제공된활성층과, 상기활성층상에위치하고상기활성층의일부를노출하는게이트리쎄스영역을포함한캡층과, 상기캡층상에위치하며상기캡층및 상기활성층중 어느하나의층에오믹접촉한소스전극과, 상기캡층상에서상기소스전극으로부터이격되며상기캡층에오믹접촉한드레인전극과, 상기소스전극과상기드레인전극상에위치하고상기게이트리쎄스영역에대응되는개구부를구비하여상기게이트리쎄스영역을노출시키는절연층과, 상기절연층상에서상기소스전극과상기드레인전극사이에위치한제1 전계전극과, 상기절연층상에서상기제1 전계전극과전기적으로연결된게이트전극및 상기기판의제2 면상에제공되며상기비아홀을통해상기활성층과접촉되는제2 전계전극을포함한다.
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公开(公告)号：KR1020170097807A
公开(公告)日：2017-08-29
申请号：KR1020160018998
申请日：2016-02-18
Applicant: 한국전자통신연구원
IPC: H01L29/778 , H01L29/06 , H01L29/66 , H01L21/027
Abstract: 본발명의일 실시예에따른반도체소자는기판상에제공된제1 반도체층, 상기제1 반도체층상에제공된제2 반도체층, 상기제2 반도체층상에제공된게이트전극, 상기제2 반도체층상에제공되며제1 유전상수를가지는저유전층, 상기제2 반도체층상에제공되며상기제2 유전상수보다큰 제2 유전상수를가지는고유전층, 및상기제2 반도체층상에상기게이트전극과이격되어형성된소스전극및 드레인전극을포함한다. 상기게이트전극, 상기고유전층, 상기저유전층은동일평면상에제공된다.
Abstract translation: 根据本发明实施例的半导体器件设置在设置在衬底上的第一半导体层上，设置在第一半导体层上的第二半导体层，设置在第二半导体层上的栅电极， 具有第一介电常数的低介电常数层;设置在第二半导体层上并具有大于第二介电常数的第二介电常数的高介电常数层;以及形成在第二半导体层上的源电极， 排水电极。 栅电极，高介电常数层和低介电层设置在同一平面上。
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Patent Agency Ranking
公开(公告)号：KR1020170053559A
公开(公告)日：2017-05-16
申请号：KR1020160084160
申请日：2016-07-04
Applicant: 한국전자통신연구원
Abstract: 본발명은고신뢰성전계효과전력소자및 그의제조방법에관한것이다. 이에따른본 발명은, 기판상에전이층, 버퍼층, 배리어층및 보호층을순차로형성하는단계, 상기보호층의제1 영역을식각하여패터닝하는단계및 상기보호층의패터닝에의하여노출된상기배리어층의상기제1 영역에적어도하나의전극을형성하는단계를포함하되, 상기제1 영역은, 상기적어도하나의전극형성을위한영역이고, 상기보호층은, 소자의트랩효과및 누설전류를방지하기위해상기배리어층보다넓은밴드갭을갖는물질로구성되는것을특징으로하는전계효과전력소자제조방법및 그전계효과전력소자에관한것이다.
Abstract translation: 本发明涉及高可靠性场效应功率器件及其制造方法。 根据转印层，缓冲层，阻挡层和形成在该顺序的保护层的步骤的本发明中，由步骤和由所述保护层的所述第一区域中蚀刻到衬底上图案化的保护层的图案化暴露的 并且在阻挡层的第一区域中形成至少一个电极，其中第一区域是用于形成至少一个电极的区域，并且其中保护层形成在阻挡层的第一区域上， 其中阻挡层由具有比阻挡层更宽的带隙的材料制成，并且涉及场效应功率器件。
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公开(公告)号：KR1020160119330A
公开(公告)日：2016-10-13
申请号：KR1020150047093
申请日：2015-04-02
Applicant: 한국전자통신연구원
IPC: H01L29/778 , H01L29/417
Abstract: 고주파특성에악영향을주는게이트-드레인캐패시턴스의증가를최대한억제하면서항복전압을향상시키고, 소자의고주파특성열화를최소화한반도체소자및 이의제조방법이개시된다. 이를위해, 본발명의실시예에따른반도체소자는기판, 상기기판의상부에형성되는소스전극, 기판의상부에, 소스전극에이격하여형성되는드레인전극, 기판, 소스전극및 드레인전극의상부에, 소스전극및 드레인전극의상부의적어도일부가노출되도록형성되며, 소정부분에있어서제1 지점의수직두께가제2 지점의수직두께와상이하게형성되는유전막, 및일측이기판에접촉하며, 타측이유전막의소정부분의상부로연장되어형성되는게이트전극을포함하는것을특징으로한다.
Abstract translation: 公开了一种半导体器件及其制造方法，其在使对高频特性有不利影响的栅极 - 漏极电容的增加最小化并且使器件的高频特性的劣化最小化的同时提高击穿电压。 根据本发明实施例的半导体器件包括衬底，形成在衬底上的源电极，与源电极间隔开的漏电极，形成在衬底上的源电极， 电介质膜形成为使得源电极和漏电极的上部的至少一部分被暴露，并且其中第一点的垂直厚度不同于预定部分中的第二点的垂直厚度， 并且栅电极形成为延伸到合理膜的预定部分的上部。
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公开(公告)号：KR1020140079091A
公开(公告)日：2014-06-26
申请号：KR1020120148675
申请日：2012-12-18
Applicant: 한국전자통신연구원
IPC: H01L29/778 , H01L21/335
CPC classification number: H01L29/7787 , H01L29/2003 , H01L29/201 , H01L29/205 , H01L29/42316 , H01L29/4236 , H01L29/42376 , H01L29/51 , H01L29/518 , H01L29/66462 , H01L29/7786
Abstract: A field effect transistor is provided. The transistor includes: an active layer and a capping layer which are successively stacked on a substrate; a source ohmic electrode and a drain ohmic electrode which are separated from each other on the capping layer; and a gate electrode which is arranged on the substrate between the source ohmic electrode and the drain ohmic electrode, penetrates the capping layer, and is connected to the active layer. The gate electrode includes a leg part which has a narrow width and is connected to the active layer, and the head part which has a wider width compared to the leg part and is located on the leg part. The leg part of the gate electrode on both end parts of the gate electrode in a direction of extending the gate electrode is narrower than the head part of the gate electrode of the residual part, and is wider than the leg part.
Abstract translation: 提供场效应晶体管。 晶体管包括：有源层和覆盖层，其依次层叠在基板上; 在覆盖层上彼此分离的源欧姆电极和漏极欧姆电极; 并且在源欧姆电极和漏极欧姆电极之间设置在基板上的栅极电极穿过封盖层，并连接到有源层。 栅电极包括具有窄宽度并连接到有源层的脚部，并且头部与腿部相比具有较宽的宽度并且位于腿部上。 栅电极的延伸栅电极方向的两端部的栅极电极的腿部比残留部分的栅电极的头部窄，并且比腿部部分宽。
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公开(公告)号：KR1020130010823A
公开(公告)日：2013-01-29
申请号：KR1020120018591
申请日：2012-02-23
Applicant: 한국전자통신연구원
IPC: H01L29/812 , H01L21/338
Abstract: PURPOSE: A nitride electronic device and a manufacturing method thereof are provided to implement an integrated circuit with various properties on a single substrate by using design technology and unit process with a structure of a different channel layer and a barrier layer. CONSTITUTION: A low temperature buffer layer(102) is formed on a sapphire substrate(101). A first semi-insulating GaN layer(103) is formed on the low temperature buffer layer. A first channel layer(104) for an electron transfer is formed on the first semi-insulating GaN layer. A first barrier layer(105) is formed on the first channel layer. A second semi-insulating GaN layer(107) is formed on the sidewall of the first barrier layer and the first channel layer. A second channel layer(108) and a second barrier layer(109) are formed on the second semi-insulating GaN layer.
Abstract translation: 目的：提供一种氮化物电子器件及其制造方法，通过使用具有不同沟道层和阻挡层的结构的设计技术和单元工艺，在单个衬底上实现具有各种性能的集成电路。 构成：在蓝宝石衬底（101）上形成低温缓冲层（102）。 在低温缓冲层上形成第一半绝缘GaN层（103）。 用于电子转移的第一沟道层（104）形成在第一半绝缘GaN层上。 第一阻挡层（105）形成在第一沟道层上。 在第一阻挡层和第一沟道层的侧壁上形成第二半绝缘GaN层（107）。 在第二半绝缘GaN层上形成第二沟道层（108）和第二势垒层（109）。
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公开(公告)号：KR101221869B1
公开(公告)日：2013-01-15
申请号：KR1020090081157
申请日：2009-08-31
Applicant: 한국전자통신연구원
CPC classification number: H01L23/5389 , H01L23/3107 , H01L24/83 , H01L24/90 , H01L25/03 , H01L2224/90 , H01L2924/00011 , H01L2924/01079 , H01L2924/09701 , H01L2924/12042 , H01L2924/14 , H01L2924/15153 , H01L2924/1517 , H01L2224/83851 , H01L2924/00
Abstract: 반도체 패키지를 제공한다. 도전 패턴 및 비아가 형성된 복수의 시트들이 적층된 패키지 몸체, 상기 패키지 몸체의 일 면으로부터 연장된 삽입 슬롯 내에 삽입된 복수의 반도체 칩들, 상기 패키지 몸체의 상기 일 면에 대향하는 타 면에 제공된 외부 연결 단자를 제공한다. 상기 복수의 반도체 칩들은 상기 외부 연결 단자와 전기적으로 연결된다.
패키지, LTCC, 삽입 슬롯, 수직형, 그린 시트
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