公开(公告)号：AU2020241262A1

公开(公告)日：2021-11-04

申请号：AU2020241262

申请日：2020-03-14

Applicant: INTEL CORP

Inventor： RAY JOYDEEP ,  JANUS SCOTT ,  GEORGE VARGHESE ,  MAIYURAN SUBRAMANIAM ,  KOKER ALTUG ,  APPU ABHISHEK ,  SURTI PRASOONKUMAR ,  RANGANATHAN VASANTH ,  ANDREI VALENTIN ,  GARG ASHUTOSH ,  HAREL YOAV ,  HUNTER JR ARTHUR ,  KIM SUNGYE ,  MACPHERSON MIKE ,  OULD-AHMED-VALL ELMOUSTAPHA ,  SADLER WILLIAM ,  STRIRAMASSARMA LAKSHMINARAYANAN ,  VEMULAPALLI VIKRANTH

IPC: G06F9/30 ,  G06F9/38

Abstract: Embodiments described herein include, software, firmware, and hardware logic that provides techniques to perform arithmetic on sparse data via a systolic processing unit. Embodiment described herein provided techniques to skip computational operations for zero filled matrices and sub-matrices. Embodiments additionally provide techniques to maintain data compression through to a processing unit. Embodiments additionally provide an architecture for a sparse aware logic unit.

公开(公告)号：SG11202107290QA

公开(公告)日：2021-09-29

申请号：SG11202107290Q

申请日：2020-03-14

Applicant: INTEL CORP

Inventor： RAY JOYDEEP ,  JANUS SCOTT ,  GEORGE VARGHESE ,  MAIYURAN SUBRAMANIAM ,  KOKER ALTUG ,  APPU ABHISHEK ,  SURTI PRASOONKUMAR ,  RANGANATHAN VASANTH ,  ANDREI VALENTIN ,  GARG ASHUTOSH ,  HAREL YOAV ,  HUNTER JR ,  KIM SUNGYE ,  MACPHERSON MIKE ,  OULD-AHMED-VALL ELMOUSTAPHA ,  SADLER WILLIAM ,  STRIRAMASSARMA LAKSHMINARAYANAN ,  VEMULAPALLI VIKRANTH

IPC: G06F9/30 ,  G06F9/38

Abstract: Embodiments described herein include, software, firmware, and hardware logic that provides techniques to perform arithmetic on sparse data via a systolic processing unit. Embodiment described herein provided techniques to skip computational operations for zero filled matrices and sub-matrices. Embodiments additionally provide techniques to maintain data compression through to a processing unit. Embodiments additionally provide an architecture for a sparse aware logic unit.

公开(公告)号：PL3938912T3

公开(公告)日：2024-03-18

申请号：PL20719794

申请日：2020-03-14

Applicant: INTEL CORP

Inventor： APPU ABHISHEK R ,  ANANTARAMAN ARAVINDH ,  OULD-AHMED-VALL ELMOUSTAPHA ,  ANDREI VALENTIN ,  GALOPPO VON BORRIES NICOLAS ,  GEORGE VARGHESE ,  KOKER ALTUG ,  MACPHERSON MIKE ,  MAIYURAN SUBRAMANIAM ,  RAY JOYDEEP ,  PAPPU LAKSHMINARAYANA ,  GARCIA GUADALUPE

IPC: G06F9/30 ,  G06F7/58 ,  G06F9/38 ,  G06F9/50 ,  G06F12/02 ,  G06F12/06 ,  G06F12/0804 ,  G06F12/0811 ,  G06F12/0862 ,  G06F12/0866 ,  G06F12/0875 ,  G06F12/0893 ,  G06F12/0895 ,  G06F12/12 ,  G06F12/128 ,  G06F15/173 ,  G06F16/245 ,  G06F16/2453 ,  G06F16/27

公开(公告)号：DE112020000850T5

公开(公告)日：2022-01-20

申请号：DE112020000850

申请日：2020-03-14

Applicant: INTEL CORP

Inventor： KOKER ALTUG ,  STRIRAMASSARMA LAKSHMINARAYANAN ,  ANANTARAMAN ARAVINDH ,  ANDREI VALENTIN ,  APPU ABHISHEK R ,  COLEMAN SEAN ,  GEORGE VARGHESE ,  K PATTABHIRAMAN ,  MACPHERSON MIKE ,  MAIYURAN SUBRAMANIAM ,  OULD-AHMED-VALL ELMOUSTAPHA ,  RANGANATHAN VASANTH ,  RAY JOYDEEP ,  S JAYAKRISHNA P ,  SURTI PRASOONKUMAR

IPC: G06F9/38

Abstract: Ausführungsformen sind im Allgemeinen auf Cache-Struktur und -Nutzung ausgerichtet. Eine Ausführungsform einer Einrichtung beinhaltet einen oder mehrere Prozessoren, einschließlich eines Grafikprozessors; einen Speicher zum Speichern von Daten zur Verarbeitung durch den einen oder die mehreren Prozessoren; und einen Cache zum Cachen von Daten aus dem Speicher; wobei die Einrichtung dazu ausgelegt ist, ein dynamisches Overfetching von Cachezeilen für den Cache bereitzustellen, einschließlich Empfangen einer Leseanforderung und Zugreifen auf den Cache für die angeforderten Daten, und bei einem Fehltreffer im Cache, Overfetching von Daten aus dem Speicher oder einem Cache höherer Ebene zusätzlich zum Abrufen der angeforderten Daten, wobei das Overfetching von Daten zumindest teilweise auf einer aktuellen Overfetching-Grenze basiert und dafür sorgt, dass Daten bis zur aktuellen Overfetching-Grenze im Voraus abgerufen werden.

公开(公告)号：DE112020001256T5

公开(公告)日：2022-01-05

申请号：DE112020001256

申请日：2020-03-14

Applicant: INTEL CORP

Inventor： APPU ABHISHEK R ,  KOKER ALTUG ,  ANANTARAMAN ARAVINDH ,  OULD-AHMED-VALL ELMOUSTAPHA ,  RAY JOYDEEP ,  MACPHERSON MIKE ,  ANDREI VALENTIN ,  GALOPPO VON BORRIES NICOLAS ,  GEORGE VARGHESE ,  MAIYURAN SUBRAMANIAM ,  RANGANATHAN VASANTH ,  S JAYAKRISHNA P ,  K PATTABHIRAMAN ,  KAMMA SUDHAKAR

IPC: G06F9/30

Abstract: Verfahren und Einrichtungen in Bezug auf Techniken zur Datenkompression. In einem Beispielumfasst eine Vorrichtung einen Prozessor zum Empfangen einer Datenkompressionsanweisung für ein Speichersegment; und als Reaktion auf die Datenkompressionsanweisung, Komprimieren einer Sequenz identischer Speicherwerte als Reaktion auf eine Bestimmung, dass die Sequenz identischer Speicherwerte eine Länge aufweist, die eine Schwelle überschreitet. Andere Ausführungsformen werden auch offenbart und beansprucht.

公开(公告)号：DE112020000848T5

公开(公告)日：2021-11-18

申请号：DE112020000848

申请日：2020-02-11

Applicant: INTEL CORP

Inventor： RAY JOYDEEP ,  ANANTARAMAN ARAVINDH ,  APPU ABHISHEK R ,  KOKER ALTUG ,  OULD-AHMED-VALL ELMOUSTAPHA ,  ANDREI VALENTIN ,  MAIYURAN SUBRAMANIAM ,  GALOPPO VON BORRIES NICOLAS ,  MACPHERSON MIKE ,  ASHBAUGH BEN ,  RAMADOSS MURALI ,  VEMULAPALLI VIKRANTH ,  SADLER WILLIAM ,  PEARCE JONATHAN ,  KIM SUNGYE ,  GEORGE VARGHESE

IPC: G06F9/50

Abstract: [00354] Verfahren und Einrichtung in Verbindung mit Skalarkernintegration in einem Grafikprozessor. In einem Beispiel umfasst eine Einrichtung einen Prozessor zum Empfangen eines Satzes von Arbeitslastanweisungen für eine Grafikarbeitslast von einem Hostkomplex, Bestimmen einer ersten Teilmenge von Operationen in dem Satz von Operationen, die zur Ausführung durch einen Skalarprozessorkomplex der Grafikverarbeitungsvorrichtung geeignet ist, und einer zweiten Teilmenge von Operationen in dem Satz von Operationen, die zur Ausführung durch einen Vektorprozessorkomplex der Grafikverarbeitungsvorrichtung geeignet ist, Zuweisen der ersten Teilmenge von Operationen an den Skalarprozessorkomplex zur Ausführung, um einen ersten Satz von Ausgaben zu erzeugen, Zuweisen der zweiten Teilmenge von Operationen an den Vektorprozessorkomplex zur Ausführung, um einen zweiten Satz von Ausgaben zu erzeugen. Andere Ausführungsformen werden auch offenbart und beansprucht.