公开(公告)号：EP2798455A4

公开(公告)日：2015-10-21

申请号：EP11878425

申请日：2011-12-30

Applicant: INTEL CORP

Inventor： KOKER ALTUG ,  NAVALE ADITYA ,  VEMBU BALAJI ,  RAMADOSS MURALI

IPC: G06F9/48 ,  G06F9/54 ,  G06F12/08 ,  G06F13/10 ,  G06F15/167

CPC classification number: G06F9/50 ,  G06F9/4812 ,  G06F9/545 ,  G06F12/1491 ,  G06F15/167

Abstract: Transitions to ring 0, each time an application wants to use an adjunct processor, are avoided, saving central processor operating cycles and improving efficiency. Instead, initially each application is registered and setup to use adjunct processor resources in ring 3.

Abstract translation: 每次应用程序想要使用辅助处理器时，转换为0，可以避免，节省中央处理器的运行周期并提高效率。 相反，最初每个应用程序都注册并设置为在环3中使用辅助处理器资源。

公开(公告)号：ES2924825T3

公开(公告)日：2022-10-11

申请号：ES18159601

申请日：2018-03-01

Applicant: INTEL CORP

Inventor： KOKER ALTUG ,  WALD INGO ,  PUFFER DAVID ,  MAIYURAN SUBRAMANIAM M ,  SURTI PRASOONKUMAR ,  VEMBU BALAJI ,  LUEH GUEI-YUAN ,  RAMADOSS MURALI ,  APPU ABHISHEK R ,  RAY JOYDEEP

IPC: G06T1/20 ,  G06F9/38 ,  G06F9/46 ,  G06F9/48

Abstract: Una realización proporciona un procesador paralelo que comprende una matriz de procesamiento dentro del procesador paralelo, la matriz de procesamiento incluye múltiples bloques de cómputo, cada bloque de cómputo incluye múltiples grupos de procesamiento configurados para operación en paralelo, en donde cada uno de los múltiples bloques de cómputo es reemplazable de forma independiente. En una realización, se puede generar una sugerencia de prioridad para el código fuente durante la compilación para permitir que una unidad de cálculo determine un punto eficiente para la prioridad. (Traducción automática con Google Translate, sin valor legal)

公开(公告)号：PL3401874T3

公开(公告)日：2022-09-05

申请号：PL18159601

申请日：2018-03-01

Applicant: INTEL CORP

Inventor： KOKER ALTUG ,  WALD INGO ,  PUFFER DAVID ,  MAIYURAN SUBRAMANIAM M ,  SURTI PRASOONKUMAR ,  VEMBU BALAJI ,  LUEH GUEI-YUAN ,  RAMADOSS MURALI ,  APPU ABHISHEK R ,  RAY JOYDEEP

IPC: G06T1/20 ,  G06F9/38 ,  G06F9/46 ,  G06F9/48

公开(公告)号：DE112017003802T5

公开(公告)日：2019-06-13

申请号：DE112017003802

申请日：2017-08-27

Applicant: INTEL CORP

Inventor： KRISHNAN VIDHYA ,  COORAY NIRANJAN L ,  RAMADOSS MURALI

IPC: G06F12/1009 ,  G06T1/20

Abstract: Eine Virtuell-zu-Virtuell-Seitentabelle ordnet eine Hauptoberfläche, die die tatsächlichen Daten enthält, und eine Metadaten- oder Hilfsoberfläche, die Informationen zur Kompression der Hauptoberfläche bereitstellt, zu. Um auf die Metadaten zuzugreifen, die der Hauptoberfläche entsprechen, kann eine weitere Virtuell-zu-Virtuell-Tabelle vor der regulären Seitentabellenzuordnung verwendet werden, um zu vermeiden, dass die Metadatenbasisadresse und die x-, y-Koordinaten über eine Pipeline weitergegeben werden müssen, was zu mehreren Speicherschreibvorgängen führen kann

公开(公告)号：MX2014013937A

公开(公告)日：2015-10-29

申请号：MX2014013937

申请日：2014-11-14

Applicant: INTEL CORP

Inventor： RAMADOSS MURALI

IPC: G06T1/20 ,  G06F9/06

Abstract: La duración de la carga de trabajo de una unidad de procesamiento de gráficos es supervisada a través de un número de tramas. Un umbral "K" puede utilizarse para determinar si la carga de trabajo es Ráfaga o sostenida durante un número de tramas y otra constante de tiempo "t" puede utilizarse para supervisar el comportamiento de ráfaga. Si el dispositivo continúa estando en el modo de ráfaga durante el tiempo "t" y el estado de desempeño no es un estado ahorrador de energía, entonces el sistema puede disminuir el estado de desempeño a "Pe" y supervisar si la misma carga de trabajo permanece como Ráfaga. Si no es así, el estado de desempeño puede elevarse al siguiente estado de desempeño más alto.

公开(公告)号：EP3161759A4

公开(公告)日：2018-03-21

申请号：EP15812826

申请日：2015-06-09

Applicant: INTEL CORP

Inventor： RAMADOSS MURALI ,  PENDLURU NISHANTH R ,  FRIZZELL JEFFREY S ,  SHAH ANKUR N

IPC: G06Q10/10 ,  G06T1/20

CPC classification number: G06T1/20 ,  G06F9/5044 ,  G06F2209/509 ,  Y02D10/22

Abstract: Methods and systems may provide for receiving, at a controller, a notification of a workload submission by an application lacking system level privileges. Additionally, the controller may be used to schedule a transfer of the workload submission to a graphics hardware component for execution, wherein the controller has system level privileges. In one example, the transfer bypasses an operating system and a kernel mode driver associated with the graphics hardware component.

公开(公告)号：EP3014437A4

公开(公告)日：2017-01-11

申请号：EP14817593

申请日：2014-06-18

Applicant: INTEL CORP

Inventor： NALLURI HEMA CHAND ,  NAVALE ADITYA ,  RAMADOSS MURALI ,  BOLES JEFFERY S

IPC: G06F9/46

CPC classification number: G06T1/60 ,  G06F9/48 ,  G06F9/485 ,  G06T1/20

Abstract: Mid-command buffer preemption is described for graphics workloads in a graphics processing environment. In one example, instructions of a first context are executed at a graphics processor, the first context has a sequence of instructions in an addressable buffer and at least one of the instructions is a preemption instruction. Upon executing the preemption instruction, execution of the first context is stopped before the sequence of instructions is completed. An address is stored for an instruction with which the first context will be resumed. The second context is executed, and upon completion of the execution of the second context, the execution of the first context is resumed at the stored address.

公开(公告)号：ES2907687T3

公开(公告)日：2022-04-26

申请号：ES19207151

申请日：2018-03-29

Applicant: INTEL CORP

Inventor： APODACA MICHAEL ,  SURTI PRASOONKUMAR ,  VAIDYANATHAN KARTHIK ,  RAMADOSS MURALI ,  VENKATESH ABHISHEK ,  KENNEDY JONATHAN ,  GRAJEWSKI SLAWOMIR

IPC: G06T15/00 ,  G06T1/20 ,  G06T3/40 ,  G06T11/40

Abstract: Un sistema informático que comprende: una interfaz de datos (902) que incluye uno o más de un controlador de red, un controlador de memoria o un bus, la interfaz de datos (902) para obtener una imagen de salida (801, 901) que comprende una pluralidad de valores de píxel almacenados dentro de una memoria intermedia de imágenes y uno o más objetos gráficos que hay que representar dentro de dicha imagen de salida (801, 901) asociada con una escena tridimensional (3D); un escáner de imagen de salida para recuperar los contenidos de la memoria intermedia de imágenes y emitir valores de píxel a un dispositivo de visualización (903); y un módulo de representación multiplano para generar la imagen de salida para un dispositivo de visualización de usuario (903), incluyendo el módulo de representación multiplano: un representador (912) recibe una pluralidad de objetos gráficos para generar uno o más planos de imagen (601- 604) de datos de objeto, el representador (912): recibe uno de los objetos gráficos que tienen un valor de ubicación a lo largo de un eje z de la escena 3D; determina en cuál de una pluralidad de planos de imagen (601-604) se ubican los objetos gráficos recibidos usando la ubicación de eje z para el objeto gráfico recibido, cada uno de la pluralidad de planos (601-604) posee una correspondiente resolución de imagen; y representa el objeto gráfico recibido en el plano de imagen determinado (601-604) con la resolución de imagen que corresponde al plano de imagen determinado (601-604); un remuestreador (913) eleva planos de imagen de menor resolución (601-604) a una mayor resolución usada por la imagen de salida (801; 901); y un rasterizador (914) combina valores de píxel de cada ubicación en la pluralidad de planos de imagen (601- 604) después de que cada plano de imagen (601-604) se sobremuestrea a la mayor resolución la imagen de salida (801, 901) que contiene los objetos gráficos.

公开(公告)号：DE112020000854T5

公开(公告)日：2021-12-09

申请号：DE112020000854

申请日：2020-02-12

Applicant: INTEL CORP

Inventor： ASHBAUGH BEN ,  PEARCE JONATHAN ,  RAMADOSS MURALI ,  VEMULAPALLI VIKRANTH ,  SADLER WILLIAM B ,  KIM SUNGYE ,  PETRE MARIAN ALIN

IPC: G06F9/38

Abstract: Ausführungsformen sind im Allgemeinen auf die Ablaufsteuerung von Threadgruppen für die Grafikverarbeitung gerichtet. Eine Ausführungsform einer Vorrichtung umfasst eine Vielzahl von Prozessoren, einschließlich einer Vielzahl von Grafikprozessoren, um Daten zu verarbeiten; eine Erinnerung; und einen oder mehrere Caches zum Speichern von Daten für die Mehrzahl von Grafikprozessoren, wobei der eine oder die mehreren Prozessoren eine Mehrzahl von Gruppen von Threads zur Verarbeitung durch die Mehrzahl von Grafikprozessoren planen sollen, wobei die Planung der Mehrzahl von Gruppen von Threads umfasst: wobei die mehreren Prozessoren eine Vorspannung zum Scheduling der mehreren Gruppen von Threads gemäß einer Cache-Lokalität für den einen oder die mehreren Caches anwenden.

公开(公告)号：DE112020000902T5

公开(公告)日：2021-11-04

申请号：DE112020000902

申请日：2020-02-12

Applicant: INTEL CORP

Inventor： VEMULAPALLI VIKRANTH ,  STRIRAMASSARMA LAKSHMINARAYANAN ,  MACPHERSON MIKE ,  ANANTARAMAN ARAVINDH ,  ASHBAUGH BEN ,  RAMADOSS MURALI ,  SADLER WILLIAM B ,  PEARCE JONATHAN ,  JANUS SCOTT ,  INSKO BRENT ,  RANGANATHAN VASANTH ,  SINHA KAMAL ,  HUNTER ARTHUR ,  SURTI PRASOONKUMAR ,  GALOPPO VON BORRIES NICOLAS ,  RAY JOYDEEP ,  APPU ABHISHEK R ,  OULD-AHMED-VALL ELMOUSTAPHA ,  KOKER ALTUG ,  KIM SUNGYE ,  MAIYURAN SUBRAMANIAM ,  ANDREI VALENTIN

IPC: G06F12/0862

Abstract: Ausführungsbeispiele sind im Allgemeinen auf das Vorabrufen von Daten für die Grafikdatenverarbeitung gerichtet. Eine Ausführungsform einer Vorrichtung umfasst einen oder mehrere Prozessoren, einschließlich einer oder mehrerer Grafikverarbeitungseinheiten (GPUs); und mehrere Caches zum Bereitstellen von Speicher für die eine oder mehreren GPUs, wobei die mehreren Caches mindestens einen L1-Cache und einen L3-Cache umfassen, wobei die Vorrichtung zum Bereitstellen eines intelligenten Vorabrufens von Daten durch einen Vorabrufer einer ersten GPU des einen oder mehr GPUs, einschließlich der Messung einer Trefferrate für den L1-Cache; beim Bestimmen, dass die Trefferrate für den L1-Cache gleich oder größer als ein Schwellenwert ist, Begrenzen eines Vorabrufens von Daten auf den Speicher im L3-Cache und beim Bestimmen, dass die Trefferrate für den L1-Cache kleiner als ein Schwellenwert ist, Ermöglichen des Vorabrufens von Daten in den L1-Cache.