公开(公告)号：KR1020110070709A

公开(公告)日：2011-06-24

申请号：KR1020100035946

申请日：2010-04-19

Applicant: 한국전자통신연구원

Inventor： 유현규 ,  한선호 ,  김영화 ,  조성환

IPC: H03M1/38

CPC classification number: H03M1/0621 ,  H03M1/002 ,  H03M1/18 ,  H03M1/38 ,  H03M2201/2233 ,  H03M2201/615 ,  H03M2201/62 ,  H03M2201/63

Abstract: PURPOSE: A successive approximation analog-digital converter is provided to have very strong feature to process change, by performing an analog-digital conversion operation by comprising a minimum number of capacitors. CONSTITUTION: A reference current supply part(210) supplies a reference current. A signal storage part(220) stores a reference signal and an input signal. The reference signal is generated by charging the reference current. The input signal is inputted from the outside. A comparison part(230) compares the reference signal with the input signal. A control part(240) generates a digital output signal. The control part controls the reference current supply part. The amount of the reference current supplied to the signal storage part is changed in proportion to a binary code.

Abstract translation: 目的：提供逐次逼近模拟 - 数字转换器以具有非常强大的处理变化的特征，通过包括最小数量的电容器执行模数转换操作。 构成：参考电流供应部分（210）提供参考电流。 信号存储部分（220）存储参考信号和输入信号。 通过对参考电流充电来产生参考信号。 输入信号从外部输入。 比较部分（230）将参考信号与输入信号进行比较。 控制部（240）产生数字输出信号。 控制部控制参考电流供给部。 提供给信号存储部分的参考电流的量与二进制码成比例地改变。

公开(公告)号：KR1020090022980A

公开(公告)日：2009-03-04

申请号：KR1020070098091

申请日：2007-09-28

Applicant: 한국전자통신연구원 ,  한양대학교 산학협력단

Inventor： 권오경 ,  김창선 ,  차진종 ,  윤병진

IPC: H03M1/12

CPC classification number: H03M1/0621 ,  H03M1/002 ,  H03M1/802 ,  H03M2201/2233 ,  H03M2201/2291 ,  H03M2201/3178 ,  H03M2201/64

Abstract: A digital-analog converter and an analog-digital converter using the same are provided to obtain an accurate data conversion result by removing the influence of the parasitic capacitance through a virtual ground. A digital-analog converter(1000) includes a first type capacitor array(320) and a second type capacitor array(340), and a charge re-distributor(360). The first and second type capacitor arrays have the different array configuration. The charge re-distributor resets the charge in response to the digital data set in the first and second type capacitor arrays. The charge re-distributor generates the analog voltage corresponding to the electric charge reset result. The first type capacitor array is a weighted capacitor array. The second type capacitor array is a charge sharing capacitor array.

Abstract translation: 提供数模转换器和使用该数模转换器的模数转换器，以通过去除虚拟接地的寄生电容的影响来获得精确的数据转换结果。 数模转换器（1000）包括第一类型电容器阵列（320）和第二类型电容器阵列（340）和电荷再分配器（360）。 第一和第二类型电容器阵列具有不同的阵列配置。 电荷再分配器响应于第一和第二类型电容器阵列中的数字数据而重置电荷。 充电重新分配器产生对应于电荷复位结果的模拟电压。 第一类电容器阵列是加权电容阵列。 第二类电容器阵列是电荷共享电容阵列。

公开(公告)号：KR1020150035284A

公开(公告)日：2015-04-06

申请号：KR1020130115646

申请日：2013-09-27

Applicant: 삼성전자주식회사

Inventor： 김종팔

IPC: H03M1/12

CPC classification number: H03M1/462 ,  H03M1/002 ,  H03M1/187 ,  H03M2201/2233

Abstract: 연속근사아날로그디지털컨버터및 연속근사아날로그디지털컨버터의제어방법이개시된다. 일실시예에따른연속근사아날로그디지털컨버터는복수개의커패시터들을이용하여제어부가출력한디지털신호를아날로그신호로변환하는변환부를포함할수 있다. 제어부는연속근사디지털컨버터의분해능에기초하여변환부에포함된커패시터를재구성할수 있다. 제어부는분해능에따라변환부에포함된커패시터들의연결관계를변경함으로써연속근사아날로그디지털컨버터의소비전력을저감시킬수 있다.

Abstract translation: 公开了逐次逼近模拟数字转换器和逐次逼近模拟数字转换器的控制方法。 根据实施例，逐次逼近模拟转换器包括将由控制单元输出的数字信号使用多个电容器转换为模拟信号的转换单元。 控制单元能够基于逐次逼近数字转换器的分辨率重构包括在转换单元中的电容器。 控制单元可以通过根据分辨率转换包括在转换单元中的电容器之间的连接关系来减少逐次逼近模拟数字转换器的功耗。

公开(公告)号：KR1020150009185A

公开(公告)日：2015-01-26

申请号：KR1020130083327

申请日：2013-07-16

Applicant: 서강대학교산학협력단

Inventor： 이승훈 ,  김용민 ,  신용진

IPC: H03M1/12 ,  H03M1/66

CPC classification number: H03M1/403 ,  H03M1/002 ,  H03M2201/2233 ,  H03M2201/62 ,  H03M2201/8152

Abstract: 본 발명은 SAR ADC에 관한 것으로서 분리 가중치 커패시터(C
A )를 이용하여 상위비트를 결정하기 위한 상위 커패시터 열과 하위비트를 결정하기 위한 하위 커패시터 열의 2단계 구조로 형성하며, 저항 열을 이용하여 절반 크기의 기준전압을 생성하고, 상기 절반 크기의 기준전압을 이용하여 최하위 비트를 결정하는 것을 특징으로 함으로써, 커패시터-저항 하이브리드 DAC 내 요구되는 커패시터의 수를 최소화하여 전체 SAR ADC의 면적 및 전력소모를 최소화시킬 수 있다.

Abstract translation: 本发明涉及一种采用两相结构的SAR ADC，该两相结构包括分别用分离电容电容器（CA）确定上位和下位的上电容列和下电容列。 本发明通过使用电阻柱产生大约一半尺寸的参考电压，并使用参考电压来确定最低位以使电容器电阻混合DAC中所需的电容器数量最小化，从而最小化整个电容器消耗的面积和功率 SAR ADC。

公开(公告)号：KR101287097B1

公开(公告)日：2013-07-16

申请号：KR1020120005252

申请日：2012-01-17

Applicant: 서강대학교산학협력단

Inventor： 이승훈 ,  박혜림 ,  남상필 ,  송정은

IPC: H03M1/38

CPC classification number: H03M1/1205 ,  H03M1/0607 ,  H03M1/38 ,  H03M2201/2233 ,  H03M2201/615

Abstract: PURPOSE: A four channel pipe line SAR ADC minimized mismatching between channels is provided to remove amplifier offset mismatching between channels and to minimize electricity consumption and an area. CONSTITUTION: Four channel pipe line SAR ADC comprises a first SAR ADC (100), a remaining voltage amplifier (110), a second SAR ADC (120) and a digital correction circuit (130). For pieces of 6 bit SAR ADC in the first step is composed of SAR ADC with four channels connected in parallel. The remaining voltage amplifier is connected to an output unit of the first SAR ADC and is shared in four channels with a couple of input units. The second SAR ADC is composed of SAR ADC in four channels connected in parallel which tests remaining voltage which is amplified in the remaining voltage amplifier. The digital correction circuit corrects errors of digital output which comes out of the first SAR ADC and the second SAR ADC.

Abstract translation: 目的：四通道管线SAR ADC最小化通道之间的失配，以消除通道之间的放大器偏移不匹配，并最大限度地减少用电量和面积。 构成：四通道管线SAR ADC包括第一SAR ADC（100），剩余电压放大器（110），第二SAR ADC（120）和数字校正电路（130）。 对于6位SAR ADC，第一步由具有四个通道并联的SAR ADC组成。 剩余的电压放大器连接到第一SAR ADC的输出单元，并在四个通道中共享几个输入单元。 第二个SAR ADC由四路并联的SAR ADC组成，测试剩余电压放大器中剩余的电压。 数字校正电路校正了从第一SAR ADC和第二SAR ADC引出的数字输出的误差。

公开(公告)号：KR1020130015859A

公开(公告)日：2013-02-14

申请号：KR1020110078154

申请日：2011-08-05

Applicant: 고려대학교 산학협력단

Inventor： 김철우 ,  김무영 ,  이호규

IPC: H03M1/12

CPC classification number: H03M1/38 ,  H03M1/122 ,  H03M1/14 ,  H03M2201/2233 ,  H03M2201/62

Abstract: PURPOSE: An analogue to digital converter is provided to tremendously reduce the amount of input capacitance by partially applying the algorithm of a pipeline ADC(Analogue to Digital Converter) to a successive approximation register ADC. CONSTITUTION: A first voltage input part(170) outputs a first voltage. A second voltage input part(180) outputs a second voltage. First and second sample holding parts(110,120) perform sample holding operations based on a first input voltage, a second input voltage, and a common voltage. A first capacitor array(150) is selectively connected to the output terminal of the first sample holding part. A second capacitor array(160) is selectively connected to the output terminal of the second sample holding part. A double comparison part(190) compares the output voltages of the first voltage input part, the second voltage input part, the first capacitor array, and the second capacitor array. An SAR(Successive Approximation Register) control part(200) generates a digital code for the input voltage. [Reference numerals] (190) Double comparison part; (200) SAR control part

Abstract translation: 目的：通过将流水线ADC（模数转换器）的算法部分应用于逐次逼近寄存器ADC，可提供模数转换器，以极大地减少输入电容量。 构成：第一电压输入部（170）输出第一电压。 第二电压输入部分（180）输出第二电压。 第一和第二样品保持部件（110,120）基于第一输入电压，第二输入电压和公共电压进行采样保持操作。 第一电容器阵列（150）选择性地连接到第一样品保持部分的输出端子。 第二电容器阵列（160）选择性地连接到第二样品保持部分的输出端子。 双重比较部分（190）比较第一电压输入部分，第二电压输入部分，第一电容器阵列和第二电容器阵列的输出电压。 SAR（连续近似寄存器）控制部分（200）产生用于输入电压的数字代码。 （附图标记）（190）双重比较部; （200）SAR控制部分

公开(公告)号：KR1020110077347A

公开(公告)日：2011-07-07

申请号：KR1020090133897

申请日：2009-12-30

Applicant: 충북대학교 산학협력단

Inventor： 양병도

IPC: H03M1/38

CPC classification number: H03M1/38 ,  H03M1/002 ,  H03M1/1245 ,  H03M1/182 ,  H03M2201/2233

Abstract: PURPOSE: A digital to analog converter with a SAR(Successive Approximation register) is provided to reduce conversion time for changing an sampled actual input voltage to a digital signal by predicting an analog input signal. CONSTITUTION: A sample and holder(110) samples an analog input signal for a fixed time. A comparator(120) compares sampled input voltages. A digital to analog converter(130) changes predicted input voltages into analog signals based on the input voltage which is sampled for the fixed time. A control logic(140) predicts the input voltage of the analog input signal sampled by the sample and holder. The control logic inputs the input voltage into the digital to analog converter and checks the comparison result of the comparator.

Abstract translation: 目的：提供具有SAR（逐次逼近寄存器）的数模转换器，以减少通过预测模拟输入信号将采样实际输入电压改变为数字信号的转换时间。 构成：采样和保持器（110）对模拟输入信号进行固定时间采样。 比较器（120）比较采样的输入电压。 数模转换器（130）基于在固定时间采样的输入电压将预测输入电压改变为模拟信号。 控制逻辑（140）预测由采样和保持器采样的模拟输入信号的输入电压。 控制逻辑将输入电压输入到数模转换器，并检查比较器的比较结果。

公开(公告)号：KR1020110072203A

公开(公告)日：2011-06-29

申请号：KR1020090129043

申请日：2009-12-22

Applicant: 이타칩스 주식회사

Inventor： 서준호 ,  현필수

IPC: H03M1/06

CPC classification number: H03M1/0607 ,  H03M1/1028 ,  H03M1/38 ,  H03M2201/2233 ,  H03M2201/93

Abstract: PURPOSE: An analog-digital converter having an offset voltage correction function is provided to reduce load of a D/A conversion part, by separating an offset voltage correction part from the D/A conversion part. CONSTITUTION: A D/A conversion part(310) converts a digital signal of N bits into an analog voltage. An offset voltage correction part(360) corrects an offset voltage in the analog-digital converter. A comparator(350) compares an output voltage of the D/A conversion part with an output voltage of the offset voltage correction part. The comparator generates a comparison output voltage. A successive approximation register(370) decides the level of the output voltage of the D/A conversion part, by receiving the comparison output voltage.

Abstract translation: 目的：提供具有偏移电压校正功能的模拟数字转换器，通过将偏移电压校正部分与D / A转换部分离开来减小D / A转换部分的负载。 构成：D / A转换部（310）将N位的数字信号转换为模拟电压。 偏移电压校正部（360）校正模拟数字转换器中的偏移电压。 比较器（350）将D / A转换部分的输出电压与偏移电压校正部分的输出电压进行比较。 比较器产生比较输出电压。 逐次逼近寄存器（370）通过接收比较输出电压来决定D / A转换部分的输出电压的电平。

公开(公告)号：KR1020050117321A

公开(公告)日：2005-12-14

申请号：KR1020040042605

申请日：2004-06-10

Applicant: 전자부품연구원

Inventor： 이대성 ,  박효덕 ,  김규철 ,  도형욱

IPC: H03M1/38

CPC classification number: H03M1/38 ,  H03M1/1205 ,  H03M1/14 ,  H03M2201/2233 ,  H03M2201/62 ,  H03M2201/93

Abstract: 본 발명은 N 비트 축차근사형 아날로그-디지털 변환 장치(SAR ADC)에 관한 것으로서, 상기 아날로그 신호를 입력받고 N 비트의 디지털 코드에 따라 기준 전압을 분배하여 입력 신호와 비교하며, 상기 비교 결과에 따라 입력 신호에 대응하는 N 비트의 디지털 코드를 비트별로 순차적으로 판정하는 N 비트 축차근사형 아날로그-디지털 변환기와, 상기 N 비트 축차근사형 아날로그-디지털 변환기에 의해 N 비트의 디지털 코드 판정이 완료되면, 판정 오차를 N 비트 축차근사형 아날로그-디지털 변환기에 입력하고 상기 기준 전압을 2
N 배로 분주하며 디지털 코드의 판정이 완료될 때까지 후속 비트를 순차적으로 판정하도록 상기 N 비트 축차근사형 아날로그-디지털 변환기를 제어하는 제어 수단을 포함한다. 본 발명에 따르면, SAR ADC를 단위 블록으로 사용하여 보다 큰 해상도의 SAR ADC를 용이하게 구현할 수 있으며, SAR ADC에서 사용되는 캐패시터의 수와 면적을 감소시켜서 높은 해상도의 SAR ADC를 적은 면적으로 구현할 수 있다.

公开(公告)号：KR101810490B1

公开(公告)日：2017-12-20

申请号：KR1020160121385

申请日：2016-09-22

Applicant: 충북대학교 산학협력단

Inventor： 양병도 ,  우기찬 ,  김태우 ,  황선광

IPC: H03M1/38 ,  H03M1/46

CPC classification number: H03M1/38 ,  H03M1/466 ,  H03M2201/2233 ,  H03M2201/6107 ,  H03M2201/8152

Abstract: 본발명은기본크기의브릿지커패시터를가진분리형연속근사아날로그디지털변환기및 이의동작방법에관한것으로서, 아날로그입력전압및 기준전압을수신하고이에응답하여제1 및제2 레벨전압을생성하는아날로그디지털변환기, 상기아날로그디지털변환기로부터제1 및제2 레벨전압을수신하고이들의크기를비교하고, 논리하이(logic high) 또는논리로우(logic low)의비교신호를출력하는비교기, 및상기비교기로부터제공되는비교신호를수신하고이를이용하여디지털비트들의값을결정하는제어로직을포함하여, 연속되는비트열에대응하는아날로그신호를디지털신호로변환하는연속근사아날로그디지털변환기로서, 상기비트열의하위비트를결정하는부분및 상위비트를결정하는부분을브릿지커패시터및 브릿지스위치를통해분리시키고각각의분리된영역에서하위비트및 상위비트를결정함으로써, 브릿지커패시터를기본적인커패시터사이즈(1C)로만들어서정확히구현이가능하며, 추가적인보정회로없이하위비트에서의정확도를향상시킨다.

Abstract translation: 本发明涉及一种分离型逐次逼近模拟 - 数字转换器和操作方法与基本尺寸时，模拟输入电压和所述模拟数字转换器，用于响应于该接收参考电压并产生第一mitje第二电平电压的桥路电容上，则 接收由所述比较器提供比较信号，并且比较器输出一个第一比较信号mitje第二电平电压，用于比较接收到的幅度和此，逻辑高（逻辑高电平），或从模拟数字转换器逻辑低（逻辑低） 并且通过使用这一点，用于确定所述数字位的值的控制逻辑中，对应于一个列的模拟信号的连续比特作为逐次逼近模拟 - 数字转换器，用于转换一个数字信号，该部分与确定的比特序列低位比特的高位比特 由一个桥式电容器和一个桥式开关以及较低位分开 通过确定上部比特，解除了桥电容器只有基本尺寸电容器（1C），可以精确地实现，并改善了精度eseoui较低位而无需额外补偿电路。