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    FinFET parasitic capacitance reduction using air gap
    21.
    发明专利
    FinFET parasitic capacitance reduction using air gap 未知

    公开(公告)号：GB2495606A

    公开(公告)日：2013-04-17

    申请号：GB201217771

    申请日：2012-10-04

    Applicant: IBM

    Inventor： YAMASHITA TENKO ,  ANDO TAKASHI ,  STANDAERT THEODORUS EDUARDUS ,  KANAKASABAPATHY SIVANANDA ,  KULKARNI PRANITA ,  CHANG JOSEPHINE

    IPC: H01L29/78 ,  H01L29/423

    Abstract: A transistor, such as a FinFET, includes a gate structure 6, 102 disposed over a substrate. The gate structure has a width and also a length and a height defining two opposing sidewalls of the gate structure. The transistor further includes at least one electrically conductive channel between a source region and a drain region that passes through the sidewalls of the gate structure; a dielectric layer 310 disposed over the gate structure and portions of the electrically conductive channel that are external to the gate structure; and an air gap 314 underlying the dielectric layer. The air gap is disposed adjacent to the sidewalls of the gate structure and functions to reduce parasitic capacitance of the transistor. At least one method to fabricate the transistor is also disclosed.

    RESISTIVER-ARBEITSSPEICHER-ZELLEN, INTEGRIERT MIT VERTIKALEM FELDEFFEKTTRANSISTOR
    22.
    发明专利
    RESISTIVER-ARBEITSSPEICHER-ZELLEN, INTEGRIERT MIT VERTIKALEM FELDEFFEKTTRANSISTOR 未知

    公开(公告)号：DE112020006263T5

    公开(公告)日：2022-09-29

    申请号：DE112020006263

    申请日：2020-12-04

    Applicant: IBM

    Inventor： REZNICEK ALEXANDER ,  HEKMATSHOARTABARI BAHMAN ,  ANDO TAKASHI ,  BALAKRISHNAN KARTHIK

    IPC: H01L27/24

    Abstract: Eine Resistiver-Arbeitsspeicher(ReRAM)-Struktur mit einem Transistor und zwei Widerständen (1T2R) und ein Verfahren zum Bilden davon schließt Bilden eines vertikalen Feldeffekttransistors (VFET) ein, der einen epitaktischen Bereich enthält, der über einem Kanalbereich und unter einer dielektrischen Abdeckung angeordnet ist. Der epitaktische Bereich weist zwei gegenüberliegende vorstehende Bereiche mit dreieckiger Form auf, die von -Ebenen begrenzt werden, die horizontal über den Kanalbereich hinausragen. Ein ReRAM-Stapel wird konform auf dem VFET abgeschieden. Der ReRAM-Stapel enthält eine Oxidschicht, die direkt über dem epitaktischen Bereich angeordnet ist, eine obere Elektrodenschicht direkt über der Oxidschicht und eine Metallfüllung über der oberen Elektrodenschicht. Jeder der beiden gegenüberliegenden vorstehenden Bereiche des epitaktischen Bereichs dient als eine untere Elektrode für den ReRAM-Stapel.

    RERAM-INTEGRATION MIT ZWISCHENVERBINDUNG MIT HOHER DICHTE
    23.
    发明专利
    RERAM-INTEGRATION MIT ZWISCHENVERBINDUNG MIT HOHER DICHTE 未知

    公开(公告)号：DE102021129057A1

    公开(公告)日：2022-06-09

    申请号：DE102021129057

    申请日：2021-11-09

    Applicant: IBM

    Inventor： ANDO TAKASHI ,  REZNICEK ALEXANDER ,  HASHEMI POUYA ,  XIE RUILONG

    IPC: H01L45/00 ,  G11C13/00

    Abstract: Ein Kreuzschienen-ReRAM, das ein Substrat, eine Mehrzahl von ersten Säulen aufweist, die sich auf der oberen Oberfläche des Substrats parallel zueinander erstrecken, wobei jede der Mehrzahl der ersten Säulen einen Stapel aus einem resistiven Speicher mit wahlfreiem Zugriff (ReRAM-Stapel) aufweist, der aus einer Mehrzahl von Schichten besteht. Eine Mehrzahl von zweiten Säulen, die sich parallel zueinander erstrecken, und sich die Mehrzahl von zweiten Säulen senkrecht zu der Mehrzahl von ersten Säulen erstreckt, wobei sich die Mehrzahl von zweiten Säulen derart auf einer Oberseite der Mehrzahl von ersten Säulen befindet, dass die Mehrzahl von zweiten Säulen die Mehrzahl von ersten Säulen überkreuzt. Eine dielektrische Schicht, die den Zwischenraum zwischen der Mehrzahl von ersten Säulen und der Mehrzahl von zweiten Säulen ausfüllt, wobei sich die dielektrische Schicht in einem direkten Kontakt mit einer Seitenwand von jeder der Mehrzahl von Schichten des ReRAM-Stapels befindet.

    Semiconductor structure capturing impurity oxygen for high-k gate dielectric, and method for forming the structure (capture metal stack for high-k gate dielectric)
    25.
    发明专利
    Semiconductor structure capturing impurity oxygen for high-k gate dielectric, and method for forming the structure (capture metal stack for high-k gate dielectric) 有权
    用于高K栅介质的半导体结构捕获强度氧化物和形成结构的方法（用于高K栅介质的捕获金属堆叠）

    公开(公告)号：JP2011003899A

    公开(公告)日：2011-01-06

    申请号：JP2010136861

    申请日：2010-06-16

    Applicant: Internatl Business Mach Corp ,  インターナショナル・ビジネス・マシーンズ・コーポレーションInternational Business Maschines Corporation

    Inventor： ANDO TAKASHI ,  CHOI CHANGHWAN ,  NARAYANAN VIJAY ,  FRANK MARTIN M

    IPC: H01L29/78 ,  H01L21/28 ,  H01L29/423 ,  H01L29/49 ,  H01L29/786

    CPC classification number: H01L21/28088 ,  H01L29/4966 ,  H01L29/517 ,  H01L29/518 ,  H01L29/665 ,  H01L29/6659 ,  H01L29/7833

    Abstract: PROBLEM TO BE SOLVED: To provide a high-k gate dielectric which maintains a constant threshold voltage even after a high temperature process in a CMOS integration step.SOLUTION: A stack of a high-k gate dielectric 30 and a metal gate structure including a lower metal layer 40, a capture metal layer 50, and an upper metal layer 60 is provided. The capture metal layer satisfies the following two standards: (1) to be a metal (M) which indicates a positive change in Gibbs free energy caused by a reaction of Si+2/yMO→2x/yM+SiO; and (2) to be a metal the Gibbs free energy of which is a larger negative value than a metal of the lower metal layer and a metal of the upper metal layer per oxygen atom to form an oxide. The capture metal layer satisfying these standards captures oxide atoms when the oxide atoms pass through a gate electrode, to be diffused toward the high-k gate dielectric. Furthermore, the capture metal layer reduces a thickness of a silicon oxide interface layer under the high-k gate dielectric remotely. As a result, a change in equivalent oxide thickness (EOT) of the whole gate dielectric is controlled.

    Abstract translation: 要解决的问题：提供即使在CMOS集成步骤中的高温处理之后仍保持恒定的阈值电压的高k栅极电介质。解决方案：高k栅极电介质30和金属栅极结构的堆叠包括 提供下金属层40，捕获金属层50和上金属层60。 捕获金属层满足以下两个标准：（1）作为表示由Si + 2 / yMO→2x / yM + SiO的反应引起的吉布斯自由能的正变化的金属（M） 和（2）作为金属，其吉布斯自由能比下金属层的金属和每个氧原子的上金属层的金属具有更大的负值，以形成氧化物。 当氧化物原子通过栅电极时，满足这些标准的捕获金属层捕获氧化物原子，以朝向高k栅极电介质扩散。 此外，捕获金属层远离了高k栅极电介质下的氧化硅界面层的厚度。 结果，控制了整个栅极电介质的等效氧化物厚度（EOT）的变化。

    CMOS TRANSISTOREN MIT VERTIKALEM TRANSPORT MIT EINER ASYMMETRISCHEN SCHWELLENSPANNUNG
    26.
    发明专利
    CMOS TRANSISTOREN MIT VERTIKALEM TRANSPORT MIT EINER ASYMMETRISCHEN SCHWELLENSPANNUNG 未知

    公开(公告)号：DE112021006064B4

    公开(公告)日：2024-12-12

    申请号：DE112021006064

    申请日：2021-10-25

    Applicant: IBM

    Inventor： ANDO TAKASHI ,  LEE CHOONGHYUN ,  ZHANG JINGYUN ,  REZNICEK ALEXANDER

    IPC: H01L27/092 ,  H01L21/8238 ,  H01L29/06

    Abstract: Halbleiterstruktur (100) mit einer asymmetrischen Schwellenspannung entlang eines Kanals (104/106, 104/108) eines Feldeffekttransistors mit vertikalem Transport, VTFET, wobei die Halbleiterstruktur (100) aufweist:einen ersten Satz von Fins (104/106), wobei jede des ersten Satzes von Fins eine Schicht (104) mit einem geringen Germaniumgehalt und eine Schicht (106) aus einem ersten Material aufweist, die auf der Schicht (104) mit dem geringen Germaniumgehalt gebildet ist, wobei die Schicht (104) mit dem geringen Germaniumgehalt Siliziumgermanium, SiGe, mit einem Ge-Gehalt von ≤ 20% ist, und die Schicht (106) aus einem ersten Material aus Silizium oder kohlenstoffdotiertem Siliziummaterial ist;einen zweiten Satz von Fins (104/108), der benachbart zu dem ersten Satz von Fins ist, wobei jede des zweiten Satzes von Fins die Schicht (104) mit dem geringen Germaniumgehalt und eine Schicht (108) mit einem hohen Germaniumgehalt aufweist, die auf der Schicht (104) mit dem geringen Germaniumgehalt für jede des zweiten Satzes von Fins gebildet ist, wobei die Schicht (108) mit einem hohen Germaniumgehalt aus SiGe mit einem Ge-Gehalt von ≥ 40% ist;ein erstes Metall-Gate (125) mit einem hohen κ, das über dem ersten Satz von Fins angeordnet ist;ein zweites Metall-Gate (126) mit einem hohen κ, das über dem zweiten Satz von Fins angeordnet ist,wobei die asymmetrische Schwellspannung entlang des jeweiligen Kanals bereitgestellt ist, indem ein VTFET in dem ersten Satz von Fins das erste Material als Hauptkanal verwendet und seine Schwellspannung weiterhin in einem unteren Bereich der jeweiligen Finne durch die Schicht (104) mit niedrigem Germaniumgehalt gesteuert wird,und wobei ein VTFET in dem zweiten Satz von Fins die Schicht mit dem hohen Germaniumgehalt als Hauptkanal verwendet und seine Schwellspannung weiterhin in einem unteren Bereich der jeweiligen Finne durch die Schicht (104) mit niedrigem Germaniumgehalt gesteuert wird.

    Secure chip identification using resistive processing unit as a physically unclonable function
    27.
    发明专利
    Secure chip identification using resistive processing unit as a physically unclonable function 未知

    公开(公告)号：AU2021264045A1

    公开(公告)日：2022-09-22

    申请号：AU2021264045

    申请日：2021-03-19

    Applicant: IBM

    Inventor： KUMAR ARVIND ,  ANDO TAKASHI ,  PFEIFFER DIRK

    IPC: H01L23/58 ,  H01L21/66

    Abstract: A technique relates to biasing, using a control system (220), a crossbar array (100) of resistive processing units (102) under a midrange condition, the midrange condition causing resistances of the resistive processing units (102) to result in a random output of low values and high values in about equal proportions. The control system (220) reinforces the low values and the high values of the random output by setting the resistances of the resistive processing units (102) to a state that forces the low values and the high values having resulted from the midrange condition. Reinforcing the low values and the high values makes the random output permanent even when the crossbar array (100) of the resistive processing units (102) is not biased under the midrange condition. The control system (220) records a sequence of the low values and the high values of the random output responsive to reinforcing the low values and the high values of the random output.

    BACK-END-OF-LINE-KOMPATIBLER CHIPINTEGRIERTER METALL-ISOLATOR-METALL-ENTKOPPLUNGSKONDENSATOR
    29.
    发明专利
    BACK-END-OF-LINE-KOMPATIBLER CHIPINTEGRIERTER METALL-ISOLATOR-METALL-ENTKOPPLUNGSKONDENSATOR 未知

    公开(公告)号：DE112020003567T5

    公开(公告)日：2022-04-21

    申请号：DE112020003567

    申请日：2020-07-20

    Applicant: IBM

    Inventor： JAMISON PAUL ,  ANDO TAKASHI ,  MASSEY JOHN ,  CARTIER EDUARD

    IPC: H01L27/08

    Abstract: Ausführungsformen der vorliegenden Erfindung zielen auf einen BEOL-kompatiblen chipintegrierten Metall-Isolator-Metall-Entkopplungskondensator (MIMCAP) ab. Dieser BEOL-kompatible Prozess weist vor der Erzeugung der oberen Elektrode eine Wärmebehandlung zum Induzieren eines Amorph-Zu-Kubisch-Phasenüberganges in der Isolierschicht des MIM-Stapels auf. Bei einer nicht einschränkenden Ausführungsform der Erfindung wird eine untere Elektrodenschicht erzeugt, und eine Isolatorschicht wird auf einer Oberfläche der unteren Elektrodenschicht erzeugt. Die Isolatorschicht kann ein amorphes dielektrisches Material aufweisen. Die Isolatorschicht wird derart wärmebehandelt, dass das amorphe dielektrische Material einen Übergang in die kubische Phase durchläuft, wodurch ein dielektrisches Material in der kubischen Phase erzeugt wird. Eine obere Elektrodenschicht wird auf einer Oberfläche des dielektrischen Materials der Isolatorschicht in der kubischen Phase erzeugt.

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